Обзор SRAM SigmaQuad-III/IV и SigmaDDR-III/IV от GSI Technology

Введение

Рис. 1. Микросхемы SigmaQuad

Оба поколения семейств SigmaQuad (рис. 1) и SigmaDDR, третье и четвертое (табл. 1), производятся в двух конфигурациях — х18 и х36, а также в трех вариациях:

• Quad B2 (Separate I/O, Burst of 2);
• Quad B4 (Separate I/O, Burst of 4);
• DDR B2 (Common I/O, Burst of 2).

Микросхемы Quad B2 могут выполнять чтение и запись данных за один цикл тактирования, а Quad B4 и DDR B2 могут за один цикл осуществлять только чтение или запись. Следовательно, на одной и той же частоте Quad B2 обеспечивает в два раза более высокую скорость доступа к данным (transaction rate), чем Quad B4 или DDR B2. Полоса пропускания (data bandwidth) каждого в отдельности вывода данных одинакова для всех вариаций. Поскольку скорость доступа к данным становится целевым параметром при выборе SRAM, то вариация Quad B2 является фокусной для применения в телекоммуникационном и сетевом оборудовании.

Обзор SigmaQuad-III и SigmaDDR-III

Третье семейство SigmaQuad-III и SigmaDDR-III предназначено для увеличения в два раза производительности предыдущего семейства SigmaQuad-II/II+ и SigmaDDR-II/II+. Минимальный объем памяти микросхем третьего семейства составляет 72 Мбит, а максимальный 288 Мбит. Для увеличения производительности были внесены некоторые архитектурные изменения:

• для уменьшения энергопотребления понижено напряжение питания (V_dd) до 1,35 В (во II и II+ семействах было 1,8 В);
• для улучшения целостности сигналов и уменьшения потребляемой мощности понижено напряжение питания сигналов данных I/O (V_DDQ) до 1,2 В (HSTL);
• выделены отдельные линии тактирования для захвата данных во время записи;
• эхо-сигнал тактирования выровнен по центру выходного сигнала данных;
• добавлен гибко конфигурируемый блок On-Die Termination (ODT) на всех высокоскоростных линиях: Clock, Data, Address и Control;
• появилась возможность программно выставлять длительность задержки чтения (RL) — два или три цикла тактирования;
• микросхемы производятся в новом корпусе 260‑BGA (рис. 2), который дал возможность повысить целостность сигналов путем значительного уменьшения индукционных наводок между выводами в сравнении с используемым корпусом 165‑BGA в семействах II и II+.

Рис. 2. Корпус 260-BGA

Новый корпус и вышеперечисленные функциональные особенности, присутствующие во всех вариациях третьего семейства, позволяют работать на частоте до 833 МГц, обеспечивать полосу пропускания 1,66 Гбит/с на каждом отдельном выводе данных и скорость доступа 1,6 ГТ/с (млрд транзакций/с) во всем адресном пространстве (табл. 2).

Обзор SigmaQuad-IV и SigmaDDR-IV

Четвертое семейство SigmaRAM было разработано с целью вдвое повысить производительность третьего. В настоящее время GSI Technology выпускает в этом семействе микросхемы объемом только 144 Мбит. Для увеличения производительности были внесены значительные изменения в архитектуру и добавлены функциональные возможности, ранее не предусмотренные в третьем семействе, а именно:

Для увеличения производительности в два раза массив памяти был разделен на несколько логических банков. Массив памяти третьего семейства состоит из одного банка памяти. Поэтому, прежде чем произойдет очередной доступ к массиву памяти третьего семейства, необходимо, чтобы была завершена предыдущая процедура обращения записи или чтения. Соответственно, в однобанковом массиве не существует ограничений на установку адреса при последовательных операциях. Однако 933 МГц — это максимальная частота, которая может быть достигнута для однобанковой архитектуры в вариации Quad B2. По этой причине для удвоения производительности в четвертом семействе массив памяти сегментирован в восьми логических банках. Благодаря этому, очередное обращение к ячейкам может выполняться, не дожидаясь завершения предыдущего. Однако, отрицательная сторона этого подхода в том, что при последующем обращении возникают ограничения в выборе адресного пространства, поскольку может происходить частичное совпадение задействованных адресов с предыдущими обращениями. Более точную информацию об ограничениях для каждой микросхемы четвертого семейства необходимо уточнять в datasheets. Очевидно, что ограничения в Quad B2 будут носить более сложный характер, чем в Quad B4 или DDR B2, поскольку Quad B2 выполняет две операции за один цикл, а Quad B4 и DDR B2 — только одну.

Добавлен регистр MRW (Mode Register Write) для облегчения конфигурации SRAM.

Добавлен специальный режим (Loopback Mode) для калибровки по времени каждого вывода Address, Control и Data outputs⁵.

Интегрированный блок фазовой автоподстройки частоты (PLL) увеличивает окно захвата данных.

Конфигурируемая задержка чтения (RL) на пять или шесть циклов тактирования.

Такая комбинация архитектурных изменений и появления новых функциональных возможностей во всех трех вариациях четвертого семейства позволяет работать на частоте до 1333 МГц и обеспечивать полосу пропускания 2,66 Гбит/с на каждом выводе данных (табл. 3). Для Quad B2 максимальная скорость доступа к данным (transaction rate) составляет 2,66 ГT/с.

Однобанковые и многобанковые SigmaQuad/DDR-IV

Многобанковая память работает с меньшей задержкой на обращение к данным T_CYC, чем задержка, присущая однобанковой архитектуре T_RC. Новый доступ к данным может быть инициирован с задержкой T_CYC в случае, если обращение происходит к разным банкам, но не быстрее чем T_RC, если очередное обращение происходит к тому же банку. Например, выражение T_RC = 4T_CYC справедливо только для последовательного обращения к четырем независимым банкам памяти. Во время обращения к очередному банку он может может быть уже занят, что создает ограничения в работе микросхемы с многобанковой архитектурой.

Трудности с использованием многобанковой SRAM также возникают в задачах, где необходим случайный доступ к данным, поскольку случайные запросы должны быть соответствующим образом упорядочены для предотвращения обращений к банку, уже находящемуся в работе. Только после учета этого обстоятельства будет достигнута максимальная производительность. Большинство задач, которые выполняют современные сетевые устройства, требуют случайного доступа к данным.

Для упорядочивания обращений в IP-контроллере создаются специальные буферы re-order buffers. Новый доступ к банку может быть инициирован только после его освобождения от предыдущей задачи. Такое решение всего лишь исключает вероятность стопорения программы, однако не может гарантировать его полного исключения и создает дополнительную задержку.

В задачах, где однобанковая память способна работать на нужной частоте, для достижения максимальной производительности и упрощения алгоритма работы всегда лучше использовать именно SRAM с одним банком памяти. Компания GSI Technology приложила большие усилия, чтобы разработать однобанковую SRAM с максимальной частотой тактирования 933 МГц, что является еще одним рекордом в этом семействе.

Корпус SigmaQuad-III/IV и SigmaDDR-III/IV

Старый корпус 165‑BGA для SigmaQuad-II/II+ и SigmaDDR-II/II+ изображен на рис. 3а. Он был разработан еще в 1990‑х годах для шестислойных плат, едва преодолевших барьер в 100 МГц. При его конструировании учитывались требования к облегчению топологии печатной платы, поэтому все выводы питания и «земли» размещены в центре. Корпус получился очень удобным для трассировки, но с плохими показателями целостности сигналов. С появлением третьего семейства была создана новая концепция расположения выводов в корпусе для всех современных SRAM (рис. 3б).

Рис. 3. Сравнение корпусов II/II+ и III/IV семейств SRAM: а) 165-BGA; б) 260-BGA

Новый корпус 260‑BGA для SigmaQuad-III/IV и SigmaDDR-III/IV обладает улучшенными характеристиками:

• 13х20 контактных площадок с шагом 1 мм;
• размер корпуса 14х20 мм (такой же, как и для 119‑BGA и 209‑BGA);
• диагональные пары выводов питания и «земли» облегчает топологию под корпусом;
• распределенная сеть выводов питания и «земли» создает местные пути возврата для каждого высокоскоростного сигнала;
• достаточное количество выводов питания в середине для работы с несогласованной нагрузкой на линиях;
• наличие зарезервированных выводов для расширения конфигурации микросхемы (отмечены желтым цветом).

Благодаря новому корпусу окно захвата данных увеличено до 76% (рис. 4).

Рис. 4. Глазковая диаграмма

IP-контроллер

Самостоятельно разработать IP-контрол-лер для управления SRAM достаточно сложно. Поэтому большинство специалистов используют универсальные IP-контроллеры, предоставляемые производителями ПЛИС. Однако это вызывает определенные неудобства в настройках IP-контроллера под конкретную задачу и выбранную SRAM. С практической точки зрения выгоднее сначала выбрать IP-контроллер, а затем подобрать SRAM под него. Такой подход приводит к неоптимальному расходу ресурсов системы и навязывает использование более дорогих микросхем памяти.

GSI Technology разрабатывает IP-контрол-леры и отлаживает их на оценочных платах собственного производства. IP-контроллеры GSI обладают интегрированной возможностью автоматической калибровки каждой сигнальной линии, а также имеют блок коррекции ошибок ECC. Эти функции редко можно встретить в IP-контроллерах от производителей ПЛИС или NPU (Network Processor Unit). Выбрав микросхему SRAM-памяти и IP-контроллер GSI Technology, клиент получает готовое решение от одного производителя. При заказе микросхемы GSI Technology IP-контроллер предоставляется бесплатно. В случае необходимости компания GSI Technology может помочь с конфигурацией IP-контроллера для конкретной задачи. Доступные на сегодняIP-контроллеры для Xilinx UltraScale приведены в таблице 4.

Наличие IP-контроллера и оценочной платы для других ПЛИС можно уточнить в представительстве GSI Technology на территории России и СНГ — в компании Semicom.