Неизвестное об известном, или Что такое метастабильность триггеров

Модель двухтактного триггера (триггер, тактируемый фронтом синхросигнала, или триггер типа Master/Slave), представленная на рис. 1, используется для анализа метастабильности. Усилитель может принимать два устойчивых состояния, которые соответствуют полярности входного напряжения. В момент начала тактового периода ключ S₂ размыкается, ключ S₁ замыкается — и конденсатор C заряжается до входного напряжения V_in (рис. 1). К моменту завершения тактового периода ключ S₂ замыкается, а ключ S₁ размыкается — и усилитель под действием положительной обратной связи через резистор R₁ переходит в режим насыщения, при котором сигнал на выходе имеет амплитуду, равную напряжению питания, и полярность, соответствующую полярности входного напряжения. В момент размыкания ключа S₁ не должно происходить изменение логического уровня сигнала V_in, иначе при двухуровневом сигнале на входе конденсатор может разрядиться. Напряжение на конденсаторе V_c влияет на время, которое необходимо для перехода триггера в одно из устойчивых состояний, при замыкании ключа S₂. В этом режиме напряжение на выходе усилителя определяется следующей зависимостью [1]:

где K — постоянная времени, зависящая от полосы пропускания усилителя и параметров ключей S₁ и S₂; t_met — задержка срабатывания триггера вследствие метастабильности.

Два интервала времени t_SU (время установки сигнала) и t_h (время удержания сигнала) образуют окно принятия решения (рис. 2а, табл. 1). На этом отрезке времени триггер берет выборку сигнала на входе данных и решает, нужно ему изменять выходной сигнал или нет. Если асинхронный информационный сигнал DATA на входе триггера изменяется за пределами этого окна, то гарантируется его переход в одно из устойчивых состояний, не позднее времени t_pd (нормальная задержка распространения информационного сигнала от входа до выхода Q триггера, отсчитывается по переднему фронту синхроимпульса CLK, иногда обозначают t_CO). Если информационный сигнал D меняется в пределах этого окна, может возникнуть метастабильность и просуществовать до окончания интервала t_met (рис. 2б) [2]. Чем больше это окно, тем больше вероятность, что триггер попадет в метастабильное состояние. Если метастабильность превышает интервал t_met, то есть t_met ≥ t_pd, то это фиксируется как отказ. Из таблицы 1 видно, что у современных семейств логических ИС средней степени интеграции окно принятия решения меньше, и следовательно, вероятность попадания в метастабильное состояние меньше. Внутри окна принятия решения существует критическая точка t_d, которая может быть определена как t_SU − t_h. При приближении к этой точке задержка переключения триггера t_pd начинает расти пропорционально логарифму разности между фактическим временем установления и временем установления, соответствующего критической точке. t_d для различных типов триггеров может составлять от 10 до 100 пс.

У различных производителей БИС параметры метастабильности определяются поразному [2]. Производители заказных БИС, такие как Texas Instruments и Chaney, отсчитывают время выхода из метастабильности по переднему фронту синхроимпульса (рис. 2). Производители ПЛИС — Altera и Xilinx — под метастабильностью понимают время, которое должно быть прибавлено к нормальному времени задержки t_CO (рис. 3) [2–6].

Рассмотрим расчет среднего времени между отказами для синхронизирующего устройства, состоящего из двух последовательно включенных триггеров с общим синхросигналом, в предположении, что второй триггер не подвержен метастабильности.

При изменении асинхронного сигнала Data в пределах окна принятия решения длительность пребывания выхода Q триггера в метастабильном состоянии описывается экспоненциальной зависимостью [2–6]:

(2)

где MTBF — среднее время между отказами синхронизирующего устройства; f_CLK — частота синхросигнала CLK на тактовом входе триггера; f_DATA — частота асинхронного информационного сигнала DATA, поступающего на вход данных (число изменений сигнала DATA); С₁ и С₂ — константы, зависящие от электрических характеристик триггера и технологического процесса изготовления БИС. В наихудшем случае, если f_DATA = 0,5f_CLK, то [3]:

(3)

Константу С₁ связывают с критической точкой t_d, ответственной за вероятность наступления метастабильного состояния в каждом переходе входного сигнала, а С₂ описывает скорость наступления этого состояния [5].

На рис. 4 показана схема метода по исследованию характеристик метастабильности триггеров ПЛИС фирмы Xilinx [4, 5]. Подобный метод использует и фирма Altera [6]. Если асинхронный сигнал Data меняется в пределах окна принятия решения вследствие несоблюдения временных требований по установке и удержанию сигнала DATA, то выход триггера 1 будет находиться в метастабильном состоянии (или логический ноль, или логическая единица). Триггеры 1 и 2 включены по принципу простейшей схемы синхронизирующего устройства, которое за определенное время позволяет выйти из метастабильного состояния. В этом случае период синхроимпульса берется бóльшим, чем время t_met. Поэтому к моменту появления второго переднего фронта синхроимпульса с учетом времени установки–удержания триггера 2 выход Q_B становится копией сигнала DATA.

Выходной сигнал Q_А триггера 1 параллельно поступает на триггер 2, который записывается в нем по переднему фронту синхроимпульса, и на триггер 3, который записывается по срезу синхроимпульса. В случае если выход Q_А будет находиться в метастабильном состоянии, то триггер 3 по первому срезу фронта синхроимпульса CLK может зафиксировать наличие логического нуля на выходе Q_А. По второму переднему фронту синхроимпульса выход Q_B установится в положение логической единицы, и на выходе логического элемента исключающего ИЛИ фиксируется логическая единица, которая будет записана в триггер 4 по срезу второго синхроимпульса. Эта единица распознается как отказ вследствие наличия метастабильности. 16–разрядный счетчик подсчитывает число таких отказов.

На рис. 5 показана связь метастабильности со средним временем между отказами ПЛИС фирмы Altera. Константы С₁ и С₂ определяются следующим образом [6]:

(4)

и

(5)

Увеличение или уменьшение значения константы С₁ перемещает зависимость MTBF от t_met вверх или вниз, то есть масштабирует MTBF линейно. Константа С₂ влияет на угол наклона зависимости MTBF от t_met. Увеличение частоты тактового сигнала f_CLK приводит к сдвигу вправо зависимость MTBF от t_met и к снижению значения MTBF.

Зарубежные фирмы–производители БИС и ПЛИС дают информацию по константам С₁ и С₂. Задаваясь требуемым значением MTBF, можно рассчитать время t_met [6]:

(6)

В качестве примера рассмотрим расчет констант С₁ и С₂ по рис. 6 для ИС74ALS серии фирмы TI [3]. Произвольно выберем MTBF1 = 10⁻² с и MTBF2 = 10² с. По графику определим величины t_met1 = 10,5 нс и t_met2 = 19,5 нс и рассчитаем С₂:

Для наихудшего случая определим константу С₁ по формуле:

Подставим полученные значения в формулу (2) и получим формулу для определения MTBF74ALS серии:

(7)

Проведем расчет времени выхода из метастабильности при величине MTBF 1000 лет при работе синхронизирующего устройства с частотой 25 МГц и 100 000 изменений асинхронного информационного сигнала в секунду (f_DATA = 10⁵ Гц) по справочным данным (табл. 2). За 1 год приближенно примем 3×10⁷ с. Согласно таблице 2 серия 74HCxx проигрывает другим сериям по представленным в таблице показателям.

Покажем, что незначительное увеличение t_met сильно влияет на величину MTBF. Предположим что мы проектируем синхронизирующее устройство с MTBF 1 год на ПЛИС EPF8452A c f_DATA = 2 МГц и f_CLK = 10 МГц и константами С₁ и С₂, указанными в таблице 1:

В технической документации фирмы Altera при проектировании отказоустойчивых синхронизирующих устройств рекомендуется найденное значение t_met прибавить к задержке t_CO и повторно провести временной анализ. Если требуется спроектировать синхронизирующее устройство с MTBF 10 лет, то время выхода из метастабильности составит 1,59 нс.

Фирма Xilinx использует формулу (1) для расчета MTBF. В техническом отчете [4,5] приводятся экспериментально определенные значения константы С₂ для триггеров тактируемых фронтом синхросигнала конфигурируемых логических блоков (КЛБ, CLB) и для триггеров блоков ввода/вывода (B/В, IOB). Например, для ПЛИС XC4005E–3: С₂ = 16,1 1/нс для триггеров КЛБ и С₂ = 19,4 1/нс для триггеров блоков B/В. Константа С₁ для рассмотренных в отчете серий ПЛИС задается С₁ = 0,1 нс. При синхронизации асинхронного информационного сигнала триггеров КЛБ и блоков В/В, изменяющегося с частотой f_DATA = 1 МГц, тактовым сигналом с частотой f_CLK = 10 МГц, среднее время между отказами определяется по формуле [4]:

На рис. 7 показана зависимость среднего времени между отказами для триггеров КЛБ и блоков B/B ПЛИС фирмы Xilinx (f_DATA = 1 МГц, f_CLK = 10 МГц). На рисунке видно, что если при проектировании высокоскоростных систем на ПЛИС фирмы Xilinx учитывать задержки срабатывания триггеров вследствие метастабильности 2–3 нс, то MTBF, обусловленное этим явлением, может быть более миллиона лет.

При расчете схемы синхронизирующего устройства, состоящего из одного триггера, на ИС средней степени интеграции, например на ИС типа 74ALS74 (TI), допустимое время пребывания в метастабильном состоянии триггера синхронизирующего устройства составляет:

При f_CLK = 10 МГц, f_DATA = 100 кГц и t_SU = 25 нс допустимое время составляет 75 нс, а MTBF синхронизирующего устройства составит:

При f_CLK = 16 МГц допустимое время в метастабильном состоянии составит 37,5 нс, а MTBF:

При увеличении f_CLK до 20 МГц, то есть на 20%, MTBF синхронизирующего устройства уже составит 6800 с, или примерно 2 ч.

Если синхронизирующее устройство состоит из двух триггеров, то MTBF может быть найдено по формуле [7]:

(10)

Предположим, что в синхронизирующем устройстве используются два триггера 74ALS74. При f_CLK = 10 МГц, f_DATA = 100 кГц, t_SU = 25 нс среднее время между отказами составит:

Общей рекомендацией по снижению метастабильности является: использование триггеров с более высоким быстродействием, то есть с большим значением С₂; использование цепочки последовательно включенных триггеров с общим синхросигналом, то есть на каждом асинхронном входе должно последовательно стоять два или более триггера для увеличения допустимого t_met; увеличение длительности периода синхросигнала, что приводит к уменьшению вероятности попадания информационного сигнала DATA в окно метастабильности, а также использование триггеров с иммунитетом к метастабильности, например ИС (ИС серии 74F50XXX фирмы Philips Semiconductors) [8].

Литература

1. Джонсон Г. В., Грэхем М. Конструирование высокоскоростных цифровых устройств: начальный курс черной магии. Пер. с англ. М.: Издательский дом «Вильямс», 2006.
2. Уэйкерли Д. Ф. Проектирование цифровых устройств. Том I / Пер. с англ. М.: Постмаркет, 2002.
3. Texas Instruments. Metastable response in 5–v logic circuits. sdya006.pdf. February 1997.
4. www.xilinx.com. Xilinx_metastable_recovery_2.pdf. Metastability recovery in Xilinx FPGAs.
5. www.xilinx.com. Xapp094.pdf. Application note. Metastable Recovery. XAPP 094 November 24, 1997 (Version 2.1).
6. www.altera.com. Metastability in Altera Devices. Application Note 42. May 1999, ver.4. an042.pdf.
7. Texas Instruments. Chris Wellheuser. Metastability performance of clocked FIFOs. First–In, First–Out Technology. Advanced System Logic — Semiconductor Group. SCZA004A.pdf.
8. Philips Semiconductors. 74F50109. Synchronizing dual J–K positive edge–triggered flip–flop with metastable immune characteristics. Product specification. IC15. Data Handbok. 1990. Sep. 14.