Комплект микросхем серии 1889ХД для систем телекоммуникации

Цифровые интегральные сети передачи данных являются одной из наиболее быстро
развивающихся областей современной техники. Для отечественных разработок
аппаратуры цифровой передачи, включая и цифровую телефонию, характерно, с одной
стороны, наличие большого числа предприятий(разработчиков аппаратуры широкого
и специального применения, а с другой — полное отсутствие отечественной элементной
базы. Разработанный и освоенный КТБ «Светлана — микроэлектроника» комплект БИС
специального назначения является первой законченной отечественной разработкой
в области микроэлементной базы для устройств цифровых сетей передачи данных.

БИС представленного КТБ «Светлана — микроэлектроника» комплекта обеспечивают уровни
первичного (Е1) и вторичного (Е2) цифровых групповых трактов и коммутацию 10241024 цифровых сообщений.

Исходными материалами для разработки настоящего комплекта БИС являются действующие нормативные документы — ГОСТ 27285-87 «Сеть связи ифровая интегральная», ГОСТ 26886-86 «Стыки цифровых каналов передачи и групповых трактов пер-
вичной сети ЕАСС (единой автоматизированной сети связи)», а также поведенческое описание комплекта БИС, предоставленное Московским техническим университетом связи и информатики (МТУСИ).

Комплект микросхем изготавливается по КМОП- технологии с минимальным размером элемента 1,2 мкм (2 металла), серийно освоенной отечественными предприятиями.

Состав комплекта

Комплект состоит из 4 микросхем:

• микросхема 1889ХД1У (фреймер) — формирователь первичного (Е1) цифрового группового тракта передачи со скоростью 2048 кбит/с по ГОСТ 26886-86 «Стыки цифровых каналов передачи групповых трактов первичной сети ЕАСС (единой автоматизированной сети связи)»;
• микросхема 1889ХД2Т (мультиплексор-демультиплексор) — формирователь вторичного (Е2) цифрового группового тракта передачи со скоростью 8448 кбит/с по ГОСТ 26886-86;
• микросхема 1889ХД3У (групповой канальный интерфейс) — формирователь цифрового группового тракта передачи со скоростью 8192 кбит/с, предназначена для функционирования совместно с микросхемой коммутатора сообщений 1889ХД4;
• микросхема 1889ХД4У — коммутатор сообщений с полем коммутации 10241024 канала со скоростью 8192 кбит/с, предназначена для функционирования совместно с микросхемами 1889ХД3.

Электрические параметры микросхем:

• Выходное напряжение высокого уровня при токе нагрузки 0,2 мА — не менее 4,0 B.
• Выходное напряжение низкого уровня при токе нагрузки 1,6 мА — не более 0,45 B.
• Входное напряжение высокого уровня— не менее 3,8 B.
• Входное напряжение низкого уровня— не более 0,8 B.
• Емкость нагрузки — не более 100 пФ.
• Напряжение питания микросхемы — 5 В ±10%.
• Температура окружающей среды — от –60 до +85 °С.
• Ток потребления в динамическом режиме на рабочей частоте в нормальных условиях:

— для микросхемы 1889ХД1 — не более 20 мA;
– для микросхемы 1889ХД2 — не более 60 мA;
– для микросхемы 1889ХД3 — не более 120 мA;
– для микросхемы 1889ХД4 — не более 100 мA.

• Конструктивно микросхемы реализованы в планарных корпусах следующих типов:

– микросхема 1889ХД1У — корпус Н18.64-1ВНБ;
– микросхема 1889ХД2Т — корпус 4134.48-5НБ;
– микросхема 1889ХД3Т — корпус 4209.68-5НБ;
– микросхема 1889ХД4У — корпус Н18.64-3ВНБ.

Основные технические характеристики микросхем комплекта

Микросхема 1889ХД1У

Микросхема 1889ХД1У (фреймер) — формирователь первичного (Е1) цифрового группового тракта
передачи со скоростью 2048 кбит/с по ГОСТ 26886-86.Микросхема функционирует в одном из режимов:

• режим объединения 30 (31) основных цифровых каналов (ОЦК) со скоростью передачи сигналов 64 кбит/с каждый в один первичный цифровой групповой тракт передачи ИКМ30 со скоростью 2048 кбит/с (по ГОСТ 26886-86);
• режим разделения одного первичного цифрового группового тракта передачи со скоростью 2048 кбит/с на 30 (31) основных цифровых каналов (ОЦК) со скоростью передачи сигналов 64 кбит/с каждый (по ГОСТ 26886-86).

Режим работы микросхемы задается одним из контактов микросхемы.

Основные технические характеристики микросхемы:

а) Режим объединения (формирование тракта 2048 кбит/с):

• Формат первичного цифрового группового тракта со скоростью 2048 кбит/с соответствует ГОСТ 27285-87 «Сеть связи цифровая интегральная. Параметры сопряжения коммутационных систем с цифровыми системами передачи»;
• Аппаратное формирование кодовой последовательности цикловой синхронизации в нулевых кодовых интервалах (КИ0) четных циклов (код 0011011 в разрядах Р2 — Р8);
• Аппаратное формирование единичного кода в разряде Р2 нулевых кодовых интервалов (КИ0) нечетных циклов.
• Аппаратное формирование сверхцикловой синхронизации либо по коду 0000 в разрядах Р1—Р4 кодовых интервалов КИ16 каждого нулевого цикла в рамках сверхцикла, либо по коду 001011 в разряде Р1 кодовых интервалов КИ0 циклов 1, 3, 5, 7, 9, 11 в рамках сверхцикла (порядок формирования сверхцикловой синхронизации задается специальным выводом микросхемы).
• Аппаратное формирование кода циклического контроля ошибок (CRC-4) по образующему полиному Х4+Х+1 с введением кода CRC для каждого подсверхцикла в разряды Р1 кодовых интервалах КИ0 четных циклов в рамках каждого подсверхцикла (выполнение процедуры формирования CRC задается специальным выводом микросхемы).
• Возможность использования кодового интервала КИ16 для передачи информации ОЦК (объединение 31 канала ОЦК. Порядок использования КИ16 задается специальным выводом микросхемы).
• Возможность использования бита Р1 кодового интервала КИ0 четных циклов для образования цифрового канала 8 кбит/с (при отсутствии процедуры формирования CRC). Информация для формирования канала задается програмно.
• Хранение программно задаваемой информации кодовых интервалов КИ16 (служебный канал) и информации кодовых интервалов КИ0 нечетных циклов (кроме бита Р2) в блоках буферной памяти с двойным доступом емкостью 168 бит и 88 бит.

б)Режим разделения (формирование основных цифровых каналов ОЦК со скоростью 64 кбит/с из первичного цифрового группового тракта 2048 кбит):

• Обнаружение и поддержание цикловой синхронизации в соответствии с алгоритмом ГОСТ 27285-87.
• Обнаружение и поддержание сверхцикловой синхронизации либо по коду 0000 в разрядах Р1—Р4 кодовых интервалов КИ16 каждого нулевого цикла в рамках сверхцикла, либо по коду 001011 в разряде Р1 кодовых интервалов КИ0 циклов 1,3,5,7,9,11 в рамках сверхцикла (порядок формирования сверхцикловой синхронизации задается специальным выводом микросхемы).
• Аппаратный контроль принимаемой информации первичного цифрового группового тракта по коду циклического контроля ошибок (CRC-4) для каждого подсверхцикла (выполнение процедуры формирования CRC задается специальным выводом микросхемы).
• Аппаратный подсчет количества блоков, принятых с ошибкой по коду CRC, на 1000 принятых блоков. Превышение количества блоков, принятых с ошибкой, допустимому пороговому значению ошибочных блоков интерпретируется как потеря цикловой (и сверхцикловой) синхронизации. Допустимое пороговое значению количества ошибочных блоков устанавливается программно. По умолчанию устанавливается пороговое значение, равное 915.
• Хранение принимаемой информации первичного цифрового группового тракта по кодовым интервалам КИ16 (служебный канал) и информации кодовых интервалов КИ0 нечетных циклов в блоках буферной памяти с двойным доступом емкостью 168 бит и 88 бит. Буферная память доступна по чтению со стороны системного процессора.

в)Интерфейс микросхемы по стыку с приемопередатчиками основного цифрового канала соответствует интерфейсу применяемых в настоящее время микросхем типа TCM320A.

г) Интерфейс микросхемы по стыку с системным процессором содержит следующий набор интерфейсных шин:

• 8-разрядная двунаправленная шина данных;
• 5-разрядная шина адреса;шина управления, включающая сигналы: «Выборка», «Запись», «Чтение», «Установка».

Микросхема 1889ХД2Т

Микросхема 1889ХД2Т (мультиплексор-демультиплексор) — формирователь вторичного (Е2) цифрового группового тракта передачи со скоростью 8448 кбит/с по ГОСТ 26886-86.
Микросхема содержит два независимых канала: канал мультиплексирования (МХ) и канал демультиплексирования (ДХ).

Канал мультиплексирования объединяет четыре первичные цифровые групповые тракта со скоростью 2048 кбит/с (ИКМ30) в один вторичный цифровой групповой тракт передачи со скоростью 8448 кбит/с.

Канал демультиплексирования разделяет один вторичный цифровой групповой тракт со скоростью 8448 кбит/с на четыре первичные цифровые групповые тракта со скоростью 2048 кбит/с (ИКМ30).

Микросхема функционирует в одном из двух режимов:

• режим синхронного цифрового группообразования;
• режим асинхронного цифрового группообразования с положительным цифровым выравниванием.

Режим работы микросхемы задается одним из контактов микросхемы одновременно для обоих каналов.

Основные технические характеристики микросхемы:

а) Структура цикла синхронного цифрового группообразования представлена в таблице 1.

б)Структура цикла асинхронного цифрового группообразования с положительным цифровым выравниванием представлена в таблице 2.

в)Микросхема обеспечивает аппаратное формирование кодовой последовательности цикловой синхронизации.

г) Микросхема содержит два блока буферной памяти с двойным доступом емкостью 88 бит каждый для:

• хранения программно задаваемых служебных символов или символов свободных позиций в режиме мультиплексора (блок памяти мультиплексора доступен только по записи);
• хранения принимаемых служебных символов или символов свободных позиций в режиме демультиплексора (блок памяти демультиплексора доступен только по чтению).

Наличие буферной памяти для восьми циклов мультиплексирования и демультиплексирования позволяет рационально организовать взаимодействие с системными средствами
по обмену информацией служебных символов. В асинхронном режиме для символов свободных позиций используются только два младших бита в каждом из байтов.

г) Каналы мультиплексора и демультиплексора содержат эластичные буферы глубиной по 10 бит для выполнения процедуры положительного цифрового выравнивания в асинхронном режиме.

д)Канал демультиплексора микросхемы обеспечивает:

• Обнаружение и поддержание цикловой синхронизации.
• Обработку выравнивающих символов по результату приема символов управления цифровым выравниванием для каждого из каналов первичной системы (в асинхронном режиме). Обработка символов управления цифровым выравниванием осуществляется по мажоритарному принципу «2 из 3» (в асинхронном режиме).
• Выработку сигналов для внешних генераторов, управляемых напряжением, для индивидуальной подстройки частот первичных систем.

е) Интерфейс микросхемы по стыку с системным процессором содержит следующий набор интерфейсных шин:

• 8-разрядная двунаправленная шина данных;
• 3-разрядная шина адреса;
• шина управления, включающая сигналы: «Выборка», «Запись», «Чтение», «Установка».

Микросхема 1889ХД3Т

Микросхема 1889ХД3T группового канального интерфейса (ГКИ) является формирователем цифрового группового тракта передачи со скоростью 8192 кбит/с и предназначена для функционирования совместно с микросхемой 1889ХД4 (КС). Микросхема содержит четыре канала мультиплексирования и четыре канала демультиплексирования.

Каждый из каналов мультиплексирования объединяет четыре первичные цифровые групповые тракта со скоростью 2048 кбит/с (ИКМ30) в один цифровой групповой тракт передачи со скоростью 8192 кбит/с.

Каждый канал демультиплексирования разделяет один цифровой групповой тракт со скоростью 8192 кбит/с на четыре первичные цифровые групповые тракта со скоростью 2048 кбит/с (ИКМ30).

Основные технические характеристики микросхемы:

а) Количество входящих первичных цифровых групповых трактов со скоростью
2048 кбит/с (ИКМ30) — 16; количество исходящих цифровых трактов со скоростью
8192 кбит/с — 4; количество входящих цифровых трактов со скоростью 8192 кбит/с — 4;
количество исходящих первичных цифровых групповых трактов со скоростью 2048 кбит/с (ИКМ30) — 16.

б)Структура входящих и исходящих трактов а скорости 2048 кбит/с соответствует структуре первичного цифрового группового кадра ИКМ30 (по ГОСТ 26886-86).

в)В каналах мультиплексирования осуществляется фазовое и цикловое выравнивание
для всех входящих первичных цифровых групповых трактов. Все исходящие тракты являются выровненными. При использовании в комплекте с микросхемой 1889ХД4 двух микросхем 1889ХД3 осуществляется взаимное выравнивание исходящих трактов обоих микросхем. Взаимодействие меж-
ду схемами при выполнении циклового выравнивания осуществляется через сигнал входа-выхода «Цикловая синхронизация» (CSYN).

г) Каждый исходящий кадр на частоте 8,192МГц сопровождается выработкой выходного сигнала FO «Начало кадра». Сигнал FO является общим для всех исходящих каналов мультиплексора.

д)В каналах демультиплексирования начало
формирования исходящих кадров на частоте 2,048 МГц определяется входным сигналом FI «Начало кадра». Сигнал FI является общим для всех каналов демультиплексора.

е) Структура информации исходящего канала мультиплексора и входящего канале демультиплексора — байтовая. Первым в кадре передается байт информации, соответствующий информации кодового интервала
КИ0 первого входящего потока ИКМ-30 соответствующего канала, вторым — информации кодового интервала КИ0 второго входящего потока ИКМ-30 и т. д.

ж) Микросхема не имеет непосредственного
интерфейса с системным процессором. Взаимодействие микросхемы с системным процессором осуществляется через специальный последовательный двунаправленный
канал информационного обмена, функционирующий в составе системы совместно
с аналогичным каналом микросхемы коммутатора сообщений (КС). При этом канал
микросхемы ГКИ выполняет функции ведомого устройства, а канал микросхемы
КС — функции ведущего устройства. По последовательному каналу от микросхемы передается информация о состоянии
цикловой синхронизации принимающих каналов мультиплексора и принимается командная информация для отключения каналов. Канал организован как старт-стопный канал информационного обмена.

Микросхема 1889ХД4У

Микросхема 1889ХД4У — коммутатор сообщений (КС) с полем коммутации 10241024 канала со скоростью 8192 кбит/с, функционирующий совместно с микросхемами 1889ХД3 (ГКИ).

Основные технические характеристики микросхемы:

а) Поле коммутации 10241024 канала со скоростью 8192 кбит/с.

б)Количество входящих цифровых групповых трактов — 8.

в)Количество исходящих цифровых групповых трактов — 8.

г) Все входящие групповые тракты микросхемы предварительно выровнены.

д)Исходящие цифровые групповые тракты
структурно соответствуют требованиям ГОСТ 27285-87 в части формирования цикловой и сверхцикловой синхронизации, формирования кодовых интервалов КИ0 и КИ16, формирования кода циклического контроля ошибок (CRC-4).

е) Аппаратное формирование цикловой и сверхцикловой синхронизации, кодов циклического контроля для исходящих трактов.

ж) Буферизация и возможность программного чтения служебной информации кодовых интервалов КИ16 и КИ0 нечетных циклов всех входящих трактов для каждого полусверхцикла, реализуемая двумя блоками ОЗУ емкостью 2888 каждый.

з) Программная запись служебной информации кодовых интервалов КИ16 и КИ0 нечетных циклов всех исходящих трактов для
каждого полусверхцикла, реализуемая двумя блоками ОЗУ емкостью 2888 каждый.

и)Буферизация и возможность программного чтения информации бита Р1 кодовых интервалов КИ0 четных циклов всех входящих трактов для каждого сверхцикла, реализуеая блоком регистров 328.

к)Программная запись информации бита Р1 кодовых интервалов КИ0 четных циклов всех исходящих трактов каждого сверхцикла, реализуемая блоком регистров 328.

л)Структура информации входящих и исходящих трактов — байтовая.

м) Интерфейс микросхемы по стыку с системным процессором содержит следующий набор интерфейсных шин:

• 11-разрядная двунаправленная шина данных;
• 8-разрядная шина адреса;
• шина управления, включающая сигналы: «Выборка», «Запись», «Чтение», «Установка».

н)Взаимодействие микросхемы с микросхемой группового канального интерфейса
(1889ХД3 — ГКИ) осуществляется через специальный последовательный двунаправленный канал информационного обмена, функционирующий в составе системы совместно с аналогичным каналом микросхемы ГКИ.
По последовательному каналу от микросхемы КС передается командная информация
для отключения каналов микросхемы ГКИ и принимается информация о состоянии цикловой синхронизации принимающих каналов микросхемы ГКИ. Канал организован как старт-стопный канал обмена информацией.

Примеры использования микросхем комплекта

Примеры использования микросхем комплекта для организации первичного и вторичного цифровых групповых трактов и коммутатора сообщений приведены на рис. 1 и рис. 2
соответственно.