Проектирование топологии КМОП заказных БИС (часть 2)

Начало статьи

Проектирование топологии базовых элементов имеет очень большое значение. А так как, по мнению ряда зарубежных фирм, стоимость процесса проектирования при ручном методе может превысить стоимость процесса изготовления БИС, то для ускорения сроков проектирования компаниям, не имеющим своих собственных производственных мощностей, целесообразно воспользоваться «готовой» топологической библиотекой. Рассмотрим элементы топологических библиотек зарубежных кремниевых фабрик, выполненных в рамках MOSIS Scalable CMOS desing rules.

Исторически наиболее широкое распространение в производстве длинноканальных КМОП ИС получила технология с карманами p-типа, которая требует минимального числа технологических операций. КМОП-технология с карманами p-типа обеспечивает лучшую симметрию параметров n— и p-МОПТ, тогда как технология с n-карманами позволяет получать повышенные рабочие характеристики n-МОПТ, которые в этом случае изготавливаются в подложке без инверсии ее типа проводимости. Предпочтение технологии с p-карманом отдается еще и потому, что энергетические требования к ионному легированию p-кармана намного ниже, чем в случае n-кармана, поскольку бор имеет большой пробег в кремнии, чем фосфор. По этой причине для одной и той же глубины легирования нужна меньшая энергия имплантации ионов бора, а следовательно, радиационные повреждения будут менее значительны.

Для субмикронных БИС предпочтение отдается технологии с n-карманом. Базовый технологический маршрут изготовления КМОП ИС по субмикронным нормам с n-карманом требует использования самосовмещенного поликремниевого затвора для создания LDD-областей (слаболегированные, мелкозалегающие области истока/стока, контактирующие с каналом, Lightly Doped Drain), формирования окисного пристеночного спейсера, имплантации мышьяка для n-МОПТ или бора для p-МОПТ в контактные сток-истоковые области (CSD, Contact Source Drain).

Особое значение в современной КМОП-технологии имеет пристеночный спейсер, который выполняет роль самосовмещенной маски при имплантации ионов в контактные сток-истоковые области и при салицидизации этих областей в глубокосубмикронной технологии. Спейсер является элементом, определяющим последовательное сопротивление МОПТ, короткоканальный эффект и эффект горячих носителей.

КМОП-структура с индуцированными каналами формируется на слаболегированной подложке р-типа (рис. 1а). Окислением через маску нитрида кремния Si₃N₄ (нитрид кремния не окисляется, поэтому окисел прорастает и вверх, и вниз) получают разделительный слой SiO₂ — толстый углубленный слой окисла (FOX, Field Oxide) и удаляют Si₃N₄ (рис. 1б, в). Границы разделительных слоев образуют так называемые окна, определяющие места расположения будущих транзисторов.

Следующая операция — легирование канала (рис. 1г) — применяется для корректиров ки порогового напряжения и снижения напряжения прокола. Далее формируют подзатворный оксид кремния (рис. 1д), наносят на него слой поликремния и получают рисунок затворов и поликремниевых проводников.

Ионным легированием без дополнительной маски формируют мелкозалегающие и слаболегированные истоки и стоки (LDD-области, n— и p-области) (рис. 1е). Наличие LDD-области дает возможность увеличить напряжение питания на 30% и уменьшить влияние горячих носителей.

При создании областей истоков и стоков ранее сформированный затвор служит маской при внедрении доноров или акцепторов. В результате происходит самосовмещение краев областей истока и стока с краями поликремниевого затвора. Самосовмещение обеспечивает минимальные емкости затвористок, затвор–сток и высокое быстродействие транзистора.

Далее, при последующей имплантации, для создания контактных n‘ и p‘ областей (CSD-области) происходит совмещение с краем спейсера. Так как сопротивление поликремния весьма высокое, то вместо него для получения затворов и проводников иногда используют силициды тугоплавких металлов, имеющие на порядок меньшее сопротивление (2–4 Ом/м), или сами металлы (сопротивление менее 0,1 Ом/м).

Основные элементы конструкции топологии заказных БИС по КМОП-технологии с двумя слоями металлизации

Рассмотрим порядок формирования топологии (топологических слоев) инвертора по масштабированной КМОП-технологии с n-карманом (по конструктивно-технологическим проектным нормам MOSIS Scalable CMOS desing rules) с использованием топологического редактора LEdit САПР Tanner EDA (рис. 2). Согласно масштабируемой технологии минимальная ширина канала МОПТ равна 2λ, поэтому минимальная ширина поликремниевого затвора берется равной 2.

Истоки p-канальных МОПТ и локальная n‘-область n-кармана подключаются к шине Питание. Истоки n-канальных МОПТ и локальная p‘-область p-подложки подключаются к шине Земля. Таким образом n-карман и p-подложка изолированы друг от друга обратно смещенным p-n-переходом.

n‘-область рисуется с помощью двух слоев n-Select и Active (рис. 3а). p‘-область рисуется с помощью двух топологических слоев p-Select и Active (рис. 3б). Следует заметить, что слои p-Select и Active не соответствуют физической топологии, а рассматриваются как вспомогательные. Логическая операция AND (И) над слоями p-Select и Active позволит сформировать p‘-область.

p-МОПТ рисуется с использованием трех слоев: p-Select, Active и Poly (рис. 3б). Первым рисуется топологический слой n-карман. Далее рисуется слой p-Select, меньших размеров активный слой (Active layer) и поликремниевые затворы (топологический слой Poly). p-МОПТ формируется с использованием логических операций над слоями: (p-Select) AND (Active) AND (NOT(Poly)). Длина (L) и ширина (W) канала определяются по границам пересечения топологического слоя Poly активного слоя (рис. 3в). Периметр транзистора определяется активным слоем. n-МОПТ рисуется также с использованием трех слоев: n-Select, Active и Poly, формируется аналогично.

Топология инвертора послойно представлена на рис. 4 (MOSIS Orbit Semiconductor, λ = 2, технологический процесс SCNA). В общем случае топология КМОП-инвертора с n-карманом строится в следующей последовательности:

1. формируется топологический слой p-подложка (SubCkt ID);
2. формируется топологический слой n-карман (N-Well);
3. в топологическом слое n-карман формируется топологический слой p-канал (p-Select). Это p-канальные области МОПТ и локальная область p-типа на p-подложке для смещения подложки;
4. формируется n-канальная область (n-Select) — это n-канальные МОПТ и локальная n-область к карману для смещения кармана;
5. формируются области истока и стока n-МОПТ и p-МОПТ с использованием активного слоя (Active);
6. формируются поли-Si затворы (Poly) и, если необходимо, поли-Si перемычки (небольшие отрезки из поли-Si, предназначенные для соединения затворов) и головки (лапти) к поли-Si затворам с расчетом места под один (контакт поли-Si затвор-металл-1) или два контакта (контакт поли-Si затворметалл-1 и контакт металл -1-металл-2);
7. в активных областях, затворах и в областях к подложке и карману формируются контактные области: Active Contact, Poly Contact;.
8. формируется топологический слой металл-1 (Metal1) (шины Земля, Питание, внутренние межсоединения, небольшие отрезки для организации межслойного контакта металл-1-металл-2);
9. формируются контактные области под второй металл (Metal2);
10. в вертикальном направлении прокладывается слой Металл 2.

Металл-1 служит для создания внутренних межсоединений в топологических ячейках и для прокладки шин Питание и Земля, тактовых шин. Металл-1 прокладывается горизонтально или вертикально. Топологический слой Металл-2 служит для прокладки входных и выходных сигналов и частично для внутренних межсоединений. Металл-2 прокладывается вертикально.

Для сравнения, на рис. 5 показана топология КМОП-инвертора, построенная по правилам MOSIS Scalable CMOS desing rules, для реализации по КТТ фирмы AMI (процесс C5N, КМОП, n-карман, 0,5 мкм (λ = 2) проектные нормы, три уровня металлизации) с применением топологического редактора Virtuoso САПР CADENCE. Для построения топологии используются те же самые топологические слои: N-Well, Active, N-Select, P-Select, Poly, Metal1, 2, 3, Contact, Via1, 2, Glass, Pad.

Различные варианты соединений транзисторов и их топологическая реализация представлены на рис. 6. Быстро распознать топологию логических элементов 2И-НЕ 2ИЛИ-НЕ позволяет следующее правило: для схемной реализации логического элемента 2И-НЕ необходимо два контакта к шине Питание («запитываются» два истока p-канальных транзисторов) и один контакт к шине Земля («заземляется» один исток n-канального транзистора); для логического элемента 2ИЛИ-НЕ необходимо «одно питание две земли». В топологической реализации вентилей используют три или более контактов к истоковым областям транзисторов для того, чтобы надежно соединить шины Питание и Земля. На рис. 7 приведена топологическая реализация элемента 2И-НЕ. Изучая топологию логического элемента, видим две группы контактов к истоковым областям p-канальных транзисторов (слева и справа две n-области для смещения кармана) и два «отвода» шины Питание (два вертикально расположенных бокса шины Питание), одну группу контактов к истоковой области n-канального транзистора (слева p-область для смещения подложки) и один «отвод» шины Земля (один вертикальный бокс шины Земля).

Топологические особенности построения D-триггеров с двумя слоями металлизации

Использование двухуровневой металлизации в отличие от одноуровневой допускает некоторую «свободу» при проектировании топологии ячейки D-триггера как в плане оптимизации площади ячейки, так и внутренних межсоединений.

На рис. 8 показан однотактный динамический D-триггер (так как используются два динамических ключа-инвертора: T5–T8—входной ключ-инвертор, T9–T12—ключ-инвертор в обратной связи), тактируемый одним синхросигналом GB и адаптированный к системе с однофазной синхронизацией. Используются 2-мкм проектные нормы. Активным является сигнал низкого уровня синхронизации. Для этого в схему введены дополнительные инверторы. При наличии логического нуля на входе GB триггер пропускает сигнал с входа D на выход Q. В этом случае ключитранзисторы T6, T7 открыты (имеют низкое сопротивление), а ключи-транзисторы T10, T11 закрыты (имеют высокое сопротивление). При наличии логической единицы на входе GB транзистор находится в режиме хранения информационного сигнала D. Транзисторами (ключами) T6, T7 информационный вход D надежно отключен от триггера. Транзисторы T9, T12, T13, T14 образуют бистабильную ячейку памяти, при условии, что транзисторы (ключи) T10, T9 имеют низкое сопротивление.

На рис. 9а представлена топология динамического D-триггера без слоев: Металл-1, межслойные контакты Металл-2. Затворы транзисторов пронумерованы цифрами 1, 2, 3… в соответствии со схемой на рис. 9б. Видно, что геометрические размеры (длина и ширина каналов) n— и p-МОПT примерно одинаковы. Часть внутренних межсоединений выполнены поликремнием (например, затвор транзистора VT12 и затвор транзистора VT7 связаны между собой поликремнием). Три и более контактных окон в активном слое предназначены для подключения шин Питание и Земля.

Затворы транзисторов VT1, VT2 и VT5, VT8 выполнены большим «лаптем» с последующим расчетом, что это будут входы тактового сигнала NC (C) и сигнала Data (D), которые прокладываются вторым металлом (топологический слой Металл-2) вертикально. Размеры «лаптя» рассчитываются на два контактных окна: контакт Поликремниевый затворМеталл-1; контакт Металл-1 — Металл-2, по правилам КТТ.

На рис. 9б показано расположение логических элементов триггера согласно его топологической реализации без электрических связей. Полностью топология динамического D-триггера, тактируемого уровнем, показана на рис. 10. Данный топологический чертеж является базовым по отношению к возможным модификациям. На рис. 11 показана топология этого же триггера, но построенная по правилам MOSIS Scalable CMOS desing rules, для реализации по КТТ фирмы AMI (КМОП, n-карман, 0,5 мкм (λ = 2) проектные нормы, три уровня металлизации).

Многие наиболее успешно работающие мировые кремниевые фабрики, такие, например, как TSMC, IBM, AMI, Orbit, выпускают по правилам проектирования MOSIS Scalable CMOS desing rules субмикронные БИС. Единые правила проектирования, поддерживаемые разработчиками САПР БИС Tanner и Cadence, позволяют дизайн-центрам, не имеющим собственных производств, решить задачу выхода на рынок своих изделий, обеспечить переносимость проектов среди ведущих в мире изготовителей, а изготовителям — сбалансировать загрузку своих мощностей.

Литература

1. www.tanner.com/ces. Digital Low Power Standart Cell Libry for MOSI HP AMOS14TB Process. SubMicron Technology. Tanner Consulting & Engineering Services. Rev.A.
2. CMOS Circuit Design, Layout, and Simulation, R.J. Baker, H.W. Li, and D.E. Boyce, IEEE Press, 1998.
3. Weste N. H. E. and Eshraghian K. Principles of CMOS VLSI Design: A System Perspective. 2nd. Edition. Addison-Wesley, 1993.
4. Строгонов А. В. Проектирование цифровых БИС. Часть I: учеб. пособие. Воронеж: Воронеж. гос. техн. ун-т., 2004.
5. Строгонов А. В. и др. Проектирование логических элементов заказных КМОП БИС. Воронеж: Воронеж. гос. техн. ун-т, 2003.