Разработка контроллера протокола MIL-STD‑1553B на ПЛИС. Часть 4

В предыдущей, третьей части статьи автор завершил рассмотрение HDL-кода проекта контроллера протокола MIL-STD-1553B. Был проанализирован модуль RT_control и приведены временные диаграммы. Теперь нам осталось провести моделирование HDL-проекта с использованием тестбенча, чтобы убедиться в работоспособности созданного проекта. Моделирование мы будем проводить в известной fpga-дизайнерам САПР Mode...

SmartFusion2 и IGLOO2 в помощь разработчику. Обзор отладочных плат для новых семейств ПЛИС корпорации Microsemi

Вниманию читателей предлагается очередная статья из цикла, посвященного новым семействам ПЛИС корпорации Microsemi — SmartFusion2 и IGLOO2. В первой статье был приведен обзор этих семейств. Сегодня мы рассмотрим отладочные наборы для них.

Разработка проекта микроконтроллера 8051s на основе IP-ядер корпорации Microsemi. Часть 2

Это вторая статья из цикла, посвященного применению микропроцессорного IP-ядра 8051s для ПЛИС фирмы Microsemi. В первой части статьи было рассмотрено построение аппаратной части системы на основе 8051s с использованием IP-ядер, поставляемых в составе САПР Libero. Во второй части описывается микроконтроллерное ядро 8051s с точки зрения программиста.

Проектирование для ПЛИС Xilinx с применением языков высокого уровня в среде Vivado HLS

Увеличение логической емкости FPGA делает актуальным переход к новым системам проектирования, которые были бы способны обеспечить эффективное заполнение современных FPGA с приемлемой трудоемкостью. Языки описания аппаратуры, такие как VHDL и Verilog, недостаточно эффективны для решения этой проблемы при объемах программируемых микросхем в сотни тысяч логических ячеек. В настоящее время ведущий ...

Разработка контроллера протокола MIL-STD‑1553B на ПЛИС. Часть 1

Существует множество интерфейсов информационного обмена, используемых в промышленных и коммерческих электронных устройствах, например SPI, RS-232, RS-485, Ethernet, USB. Также с избытком хватает справочных материалов и примеров реализации контроллеров этих интерфейсов.

Использование проектных ограничений формата xdc в САПР Vivado для работы с ПЛИС Xilinx

Одним из нововведений САПР Vivado, предназначенной для разработки проектов на базе ПЛИС Xilinx серии 7 и последующих поколений, является переход к формату xdc (Xilinx Design Constraints) для описания проектных ограничений. Этот формат полностью заменил использовавшийся ранее ucf (User Constraints File), следовательно, для полноценной работы с Vivado необходимо освоить xdc. Возможности...

Реализация CORDIC-алгоритма на ПЛИС

При прохождении практики в университете автор начал разрабатывать устройства на ПЛИС. Первым делом нужно было найти литературу по выбранной теме. Не только теоретические материалы, но и практические, в которых были бы представлены примеры готовых проектов, что способствовало бы лучшему пониманию поставленной задачи. Имея четкое представление о языках описания аппаратуры, автор ощущал нехватку и...

Разработка базовых компонентов цифровых устройств, реализуемых на базе ПЛИС FPGA фирмы Xilinx, с помощью генератора параметризированных модулей CORE Generator. Часть 9

Генерация описаний комплексных умножителей на основе параметризированного модуля Complex Multiplier с помощью средств CORE Generator на базе ПЛИС FPGA фирмы Xilinx.

Разработка базовых компонентов цифровых устройств, реализуемых на базе ПЛИС FPGA фирмы Xilinx, с помощью генератора параметризированных модулей CORE Generator. Часть 6

Для подготовки описаний сумматоров и вычитающих устройств в среде генератора параметризированных модулей CORE Generator применяется ядро Adder/Subtractor.

Проектирование блоков синхронизации цифровых устройств, реализуемых на базе модулей DCM в ПЛИС FPGA серии Spartan-3, с помощью «мастера» Architecture Wizard САПР серии Xilinx ISE. Часть 3

Конфигурация Cascading in Series with Two DCM_SPs применяется, прежде всего, при создании блоков синхронизации, которые должны обеспечивать формирование такого количества выходных сигналов с различными значениями частоты, которое выходит за рамки возможностей модулей синхронизации с конфигурацией Single DCM_SP.