Кроме вычисления уточненных значений временных параметров сигналов разрабатываемого устройства, САПР серии Xilinx Vivado HLx Design Suite предоставляет возможность углубленного анализа проекта, реализованного в кристалле программируемой логики или расширяемой процессорной платформы. Перед выполнением указанного анализа рекомендуется установить требуемые параметры этого процесса.

В статье предлагается рассмотреть некоторые особенности архитектурного файла САПР VTR 8.0 (Verilog to Routing) [1, 2], используемого для проектирования академических ПЛИС типа FPGA с одноуровневой структурой трассировочных ресурсов, когда конфигурируемые логические блоки (КЛБ) окружены с четырех сторон межсоединениями горизонтальных и вертикальных трассировочных каналов, равномерно распределенн...