В третьей части статьи будут рассмотрено проектирование и формирования узла тактовых сигналов.

Составной частью процесса компиляции проекта в ПЛИС является этап анализа и синтеза. Под термином «синтез логики» следует понимать автоматическое преобразование проекта с уровня регистровых передач (RTL) на уровень вентилей технологического базиса ПЛИС.

Если после загрузки конфигурационной последовательности проектируемого устройства в кристалл программируемой логики или расширяемой процессорной платформы наблюдаются сбои в ходе его функционирования, которые невозможно обнаружить при выполнении этапов моделирования, то рекомендуется приступить к внутрикристальной аппаратной отладке разрабатываемого проекта. САПР серии Xilinx Vivado HLx Design ...

Использование технологии программно-определяемого радио существенно ускоряет и упрощает процедуру написания модулей, позволяя автоматически формировать необходимую обвязку блоков и тестовую среду. В статье на примере разработки простейших модулей усилителя и программируемого КИХ-фильтра изложены основные особенности проектирования модулей для ПЛИС с помощью указанных средств.

В однократно программируемых энергонезависимых регистрах управления кристаллов расширяемых процессорных платформ семейства Zynq 7000 AP SoC предусмотрены дополнительные разряды, назначение которых не было представлено в [43] при рассмотрении записи информации в регистры FUSE_CNTL ПЛИС серий Artix 7, Kintex 7 и Virtex 7. Использование этих разрядов связано с поддержкой различных режимов выполнен...

В статье рассмотрены последовательные КИХ-фильтры, использующие в своей основе линии задержки на основе двухпортовой памяти и блоки умножения и накопления.

Законченное решение, представляющее собой двунаправленную линию передачи данных на 60 ГГц на базе СнК Xilinx’s Zynq, обладает производительностью и гибкостью, необходимыми для рынка ретрансляторов малых сотовых ячеек.

Процесс подготовки VHDL-описания узла формирования тактовых сигналов с использованием шаблонов встроенного HDL-редактора САПР серии Xilinx ISE Design Suite начинается с выполнения процедуры создания основы нового исходного модуля проекта, подробно рассмотренной в КиТ №3/2016.

Время, в которое мы живем, можно с уверенностью назвать эрой электроники. Едва ли не каждую неделю крупнейшие производители микросхем выбрасывают на рынок новые чипы. Растут производительность и функциональные возможности встроенных в микросхемы периферийных узлов. Изменение функциональных возможностей микросхем, таких как ПЛИС и СнК, приводит к необходимости обновления программных средств разр...

В статье предлагается рассмотреть программные инструменты САПР VTR [1–3] (Verilog to Routing) с открытым кодом, разработанные в университете Торонто (Канада, Торонто, www.eecg.utoronto.ca/vpr) для проектирования академических ПЛИС типа FPGA с одноуровневой структурой трассировочных ресурсов, когда кластеры из конфигурируемых логических блоков (КЛБ) окружены с четырех сторон межсоединениями гори...