Какие архитектуры ПЛИС можно разрабатывать с использованием САПР VTR 8.0

В статье предлагается рассмотреть некоторые особенности архитектурного файла САПР VTR 8.0 (Verilog to Routing) [1, 2], используемого для проектирования академических ПЛИС типа FPGA с одноуровневой структурой трассировочных ресурсов, когда конфигурируемые логические блоки (КЛБ) окружены с четырех сторон межсоединениями горизонтальных и вертикальных трассировочных каналов, равномерно распределенн...

Проектирование КИХ-фильтра на умножителе методом правого сдвига и сложения в базисе ПЛИС

Самые быстрые умножители состоят из двумерной матрицы одноразрядных сумматоров и называются матричными умножителями. Наиболее распространены матричные умножители по схемам Бо-Вулли и Пезариса, а также древовидного формата. В отличие от умножителей, использующие метод сдвига и сложения, матричный умножитель представляет собой законченную логическую схему без элементов памяти. Реализовывать такие...

Средства автоматизированного проектирования и этапы разработки встраиваемых микропроцессорных систем на базе расширяемых процессорных платформ семейства Zynq‑7000 AP& SoC-2.
Часть 2

Для минимизации затрат при разработке встраиваемых микропроцессорных систем, реализуемых на базе кристаллов XC7Z010, XC7Z020 и XC7Z030, можно рекомендовать свободно распространяемые редакции средств автоматизированного проектирования фирмы Xilinx ISE WebPACK и Vivado WebPACK. Эти редакции САПР позволяют выполнить все рассмотренные этапы процесса проектирования, за исключением внутрикристальной ...

Построение узла синтезатора синхросигналов различной частоты в логическом проекте ПЛИС серии Spartan‑3E фирмы Xilinx

В современных цифровых устройствах массово применяются интегральные микросхемы класса «система на кристалле» (СнК). Современные ПЛИС по уровню интеграции и набору встроенных аппаратных ядер позволяют проектировать на их основе системы на программируемом кристалле, содержащие процессорные ядра, блоки памяти, периферийные модули и каналы интерфейсов ввода/вывода. Для синхронизации проектов такой ...

Описание архитектуры FPGA семейств UltraScale компании Xilinx

В конце 2013 года компания Xilinx, ведущий производитель программируемых логических интегральных схем, объявила об отгрузке заказчику первых образцов FPGA нового семейства Kintex UltraScale, выполненного с соблюдением 20‑нм технологических норм. В ожидании начала серийных поставок нужно проанализировать возможности новых семейств и те изменения в подходах к проектированию, которые мо...

Модель узла управления динамическим 7-сегментным индикатором с подавлением дребезга контактов кнопок в объеме ПЛИС Xilinx Artix-7 для отладочной платы Digilent Nexys 4

В статье детально описан логический проект ПЛИС Xilinx XC7A100T, установленной на отладочной плате Nexys 4 фирмы Digilent. В состав проекта входят следующие функциональные узлы, описанные в виде синтезируемых моделей на языке Verilog: схема синтеза тактовой частоты, генератор сигнала начальной установки, фильтр подавления дребезга контактов кнопок, реверсивный счетчик с загрузкой и узел управле...

Средства автоматизированного проектирования и этапы разработки встраиваемых микропроцессорных систем на базе расширяемых процессорных платформ семейства Zynq-7000 AP SoC

Кристаллы расширяемых процессорных платформ Extensible Processing Platform (EPP) семейства Zynq‑7000 AP SoC, выпускаемые фирмой Xilinx, представляют собой наиболее перспективную и динамично развивающуюся элементную базу для реализации высокоскоростных встраиваемых микропроцессорных систем.

Разработка контроллера протокола MIL-STD‑1553B на ПЛИС. Часть 3

В предыдущей, второй части статьи автор начал рассматривать HDL-код проекта на ПЛИС, который описывает контроллер авиационного протокола MIL-STD 1553B. Из всех модулей были рассмотрены передатчик (Transmitter.v) и приемник (Receiver.v). Были приведены временные диаграммы для лучшего понимания кода модулей. Модули передатчика и приемника обеспечивают декодирование и кодирование слов стандарта M...

Создание защищенных пользовательских приложений на базе СнК SmartFusion2 компании Microsemi.
Часть 6. Криптографическая защита IP-ядер в Libero SoC

В предыдущих статьях [7–11] были рассмотрены вопросы взаимодействия между микроконтроллерной подсистемой (MSS) и массивом ПЛИС (FPGA Fabric) через контроллер FIC, а также технология создания IP-ядер на стандартные интерфейсные шины AHB-Light и APB компании ARM. В предлагаемой и последующих публикациях проанализированы аспекты криптографической защиты IP-ядер с использованием программных средств.

Интеграция FPGA в облачные сервисы и сетевую инфраструктуру

Прошло немало времени с того момента, как простые FPGA, также известные как вентильные матрицы, были доступны в «сыром» виде. На протяжении многих лет Xilinx, Altera и другие производители FPGA добавляли в них аппаратные I P-ядра для определенного функционала, которые в противном случае могли быть синтезированы из логических вентилей. На данный момент FPGA представляют собой полноценную систему...