Часто можно услышать такие высказывания: «Если я работаю в схемном проекте, то мне только надо взять из меню символ компонента и поместить на поле чертежа. Пара проводов — и готово. А в случае текстового описания для каждого триггера или даже для каждого вентиля надо написать целый кусок текста…» В этом разделе будут обсуждены вопросы курса HDL, связанные с «художественным оформлением текстов». На первый взгляд, проблема мелкая. Но это только на первый взгляд. Да и то только на очень неопытный взгляд… В данной части статьи продолжено описание языка HDL. Начало описания языка Verilog и немного о VHDL для сравнения. Данный цикл статей посвящен описанию языка Verilog. В данной части статьи будет продолжен курс HDL и более подробно рассмотрены системные функции $fopen, $fdisplay, $fstrobe, $fwrite, $ftell, $feof, $ferror, $fgetc, $fgets и $fclose, этапы ведения проекта, модули.
Данный цикл статей посвящен описанию языка Verilog. Будут приведены примеры описаний типовых узлов схем, некоторые рекомендации по стилю выполнения описаний на этом языке и материалы по разработке тест-бенчей. 
отправка...