Разработка базовых компонентов цифровых устройств, реализуемых на базе ПЛИС FPGA фирмы Xilinx, с помощью генератора параметризированных модулей CORE Generator. Часть 11
Параметризированный модуль Floating-Point Operator версии v3.0, характеристики которого были приведены в предыдущей части данной статьи, посвященной цифровым устройствам, реализуемым на базе ПЛИС FPGA фирмы Xilinx, позволяет формировать описания элементов, предназначенных для выполнения различных операций сравнения значений, представленных в формате с плавающей запятой. В последующих разделах ...
Особенности микропроцессорного ядра PicoBlaze, предназначенного для применения в проектах, реализуемых на основе ПЛИС семейства CoolRunner-II
В предыдущих публикациях данного цикла [1–3] были рассмотрены элементы семейства 8-разрядных микропроцессорных ядер PicoBlaze, предназначенные для использования в проектах, которые выполнются на базе ПЛИС серий FPGA фирмы Xilinx. Несмотря на то, что кристаллы серий CPLD обладают значительно меньшими функциональными возможностями по сравнению с представителями семейств FPGA, некоторые из них мог...
Особенности микропроцессорного ядра PicoBlaze, предназначенного для применения в проектах, реализуемых на основе ПЛИС семейства Virtex-II
Микропроцессорное ядро PicoBIaze, предназначенное для применения в проектах, реализуемых на основе ПЛИС семейств Virtex-II, отличается от других представителей этого семейства наиболее широкими функциональными возможностями.
Проектирование блоков синхронизации цифровых устройств, реализуемых на базе модулей DCM в ПЛИС FPGA серии Spartan™-3, с помощью «мастера» Architecture Wizard САПР серии Xilinx ISE (часть 4)
Разработка блоков синхронизации цифровых устройств, реализуемых на базе модулей DCM в ПЛИС семейств Spartan-3, Spartan-3L, Spartan-3E и Spartan-3A, с помощью «мастера» Architecture Wizard в соответствии с конфигурацией Clock Switching with Two DCM_SPs
Проектирование блоков синхронизации цифровых устройств, реализуемых на базе модулей DCM в ПЛИС FPGA серии Spartan-3, с помощью «мастера» Architecture Wizard САПР серии Xilinx ISE. Часть 3
Конфигурация Cascading in Series with Two DCM_SPs применяется, прежде всего, при создании блоков синхронизации, которые должны обеспечивать формирование такого количества выходных сигналов с различными значениями частоты, которое выходит за рамки возможностей модулей синхронизации с конфигурацией Single DCM_SP.
Проектирование блоков синхронизации цифровых устройств, реализуемых на базе модулей DCM в ПЛИС FPGA серии Spartan™-3, с помощью «мастера» Architecture Wizard САПР серии Xilinx ISE (часть 1)
В процессе проектирования цифровых устройств и систем, реализуемых на базе кристаллов программируемой логики, перед разработчиком в большинстве случаев встает задача формирования некоторой сетки тактовых сигналов, которые необходимы для обеспечения стабильной согласованной работы отдельных узлов создаваемых устройств и систем.
Пример сквозного проектирования встраиваемой восьмиразрядной микропроцессорной системы на базе ядра семейства PicoBlaze, реализуемой на основе ПЛИС фирмы Xilinx. Часть 3
После завершения процесса подготовки всех необходимых модулей исходного описания проекта на языке VHDL определяем выводы кристалла, к которым будет выполняться трассировка «внешних» цепей разрабатываемого контроллера. Чтобы указать требуемую привязку интерфейсных цепей контроллера к выводам ПЛИС, сформируем файл временных и топологических ограничений проекта.
Пример сквозного проектирования встраиваемой восьмиразрядной микропроцессорной системы на базе ядра семейства PicoBlaze, реализуемой на основе ПЛИС фирмы Xilinx. Часть 1
Статья завершает цикл материалов, знакомящих с интегрированной средой разработки и отладки программного обеспечения восьмиразрядных микропроцессорных систем, выполняемых на основе конфигурируемых ядер семейства PicoBlaze [1–7] фирмы Xilinx, pBlaze IDE (Integrated Development Environment) [8–11]. В публикации на конкретном примере показан процесс сквозного проектирования встраиваемой микропроцес...
отправка...