Проектирование процессорных ядер. Часть 5. Инструментальное обеспечение разработки

Данная статья завершает цикл публикаций, посвященный проектированию софт-процессоров с использованием ПЛИС. Рассматриваются вспомогательные инструменты разработки — организация загрузки программы и отладки, а также основные подходы к разработке кросс-компиляторов для вновь создаваемых процессорных архитектур.

Использование IP Integrator в САПР Vivado для ПЛИС серии 7 и UltraScale

В течение последних лет производители ПЛИС уделяют много внимания повышению эффективности инструментов проектирования при работе с FPGA большой логической емкости. Одним из таких инструментов, который предназначен для представления проекта в виде блок-схем, является IP Integrator. Он добавлен в САПР Vivado 2013.3, как и поддерживаемый им блочный дизайн.

Проектирование процессорных ядер. Часть 4.
Интеграция процессорного ядра в цифровой проект

В данной части цикла статей рассматриваются практические вопросы интеграции софт-процессоров в цифровые проекты на базе ПЛИС. Многообразие задач и известных технических решений заставляет фокусироваться на наиболее значимых и эффективных подходах, которые к тому же имеют приемлемую трудоемкость. Рассмотрены вопросы оптимизации проекта на базе ПЛИС, построение системной шины и использование внеш...

Проектирование процессорных ядер.
Часть 3. Микроархитектуры ядра

В предыдущих частях цикла статей были рассмотрены вопросы проектирования простого процессорного ядра с конвейеризованной микроархитектурой. Показанный базовый подход к конвейеризации не является единственным. Более того, он открывает широкие возможности для построения микроархитектур с большей степенью конвейеризации, которые и являются в настоящее время широко распространенными. Данная статья ...

Проектирование для ПЛИС Xilinx на языке System Verilog в САПР Vivado

Сегодня актуализация языка System Verilog объясняется постоянным увеличением логического объема ПЛИС и связанной с этим необходимостью повышения производительности труда разработчиков. Язык System Verilog ориентирован в большей степени на моделирование сложных систем и создание комплексных автоматизированных тестов, что сокращает время на моделирование и отладку проектов. Появление поддержки Sy...

Проектирование для ПЛИС Xilinx с применением языков высокого уровня в среде Vivado HLS

Увеличение логической емкости FPGA делает актуальным переход к новым системам проектирования, которые были бы способны обеспечить эффективное заполнение современных FPGA с приемлемой трудоемкостью. Языки описания аппаратуры, такие как VHDL и Verilog, недостаточно эффективны для решения этой проблемы при объемах программируемых микросхем в сотни тысяч логических ячеек. В настоящее время ведущий ...

Использование проектных ограничений формата xdc в САПР Vivado для работы с ПЛИС Xilinx

Одним из нововведений САПР Vivado, предназначенной для разработки проектов на базе ПЛИС Xilinx серии 7 и последующих поколений, является переход к формату xdc (Xilinx Design Constraints) для описания проектных ограничений. Этот формат полностью заменил использовавшийся ранее ucf (User Constraints File), следовательно, для полноценной работы с Vivado необходимо освоить xdc. Возможности...

Организация образовательного процесса в области проектирования цифровых устройств с использованием плат начального уровня на базе FPGA Spartan-6 фирмы Xilinx

В статье обсуждаются вопросы подготовки специалистов в области проектирования цифровых систем, а также некоторые возможности университетской программы фирмы Xilinx. Рассматриваются отладочные платы начального уровня на базе FPGA Spartan-6, пригодные для организации обучения проектированию цифровых устройств.

Новые возможности САПР Xilinx версии 12.3

Анонс FPGA серии 7, состоявшийся в 2010 году, вызвал большой интерес среди российских разработчиков цифровых систем. С учетом того, что в настоящее время известны только предварительные сроки начала выпуска серийных изделий этого типа, необходимо определить перспективы деятельности на 2011 год и спланировать порядок перехода на новые семейства. В статье рассматриваются особенности САПР ISE в...

Инструменты автоматизации процессов моделирования и конфигурирования ПЛИС в САПР ISE

Рост логических объемов современных FPGA влечет за собой необходимость более эффективной организации труда разработчиков. Это касается, например, моделирования и верификации проектов путем запуска комплексных тестов, получающих данные от сторонних программ и имеющих встроенные средства контроля правильности своего исполнения. Кроме того, возрастание сложности инструментов проектирования влеч...