Использование ресурсов ПЛИС Stratix III фирмы Altera при проектировании микропроцессорных ядер
В работе описывается использование ресурсов ПЛИС Stratix III фирмы Altera при проектировании различных вариантов микропроцессорного ядра, управляющий автомат которого заимствован из работы [1], в САПР Quartus II версии 8.1.
Проектирование микропроцессорных ядер с использованием приложения StateFlow системы MATLAB/Simulink
Данная статья продолжает цикл работ по использованию возможностей системы визуально-имитационного моделирования MATLAB/Simulink для проектирования микропроцессорных ядер для реализации в базисе ПЛИС.
Использование различных типов памяти при проектировании учебного микропроцессорного ядра для реализации в базисе ПЛИС
Предлагается повторно переработать проект микропроцессорного ядра из работ [1, 2] в базисе ПЛИС APEX20KE и Stratix III компании Altera с использованием САПР ПЛИС Quartus II версии 8.1, с целью изучения особенностей использования различных видов памяти. В качестве микропроцессорного ядра применяется автомат с циклом работы в два такта из работы [1].
Проектирование учебного процессора с фиксированной запятой в системе MATLAB/Simulink
В работах [1, 2] с использованием системы команд из работ [3, 4] показаны примеры проектирования микропроцессорных ядер для реализации в базисе ПЛИС фирмы Altera с использованием как мегафункций асинхронного ОЗУ/ПЗУ САП...
Проектирование микропроцессорных ядер с конвейерной архитектурой для реализации в базисе ПЛИС фирмы Altera
Ранее были показаны примеры проектирования микропроцессорных ядер для реализации в базисе ПЛИС фирмы Altera с использованием как мегафункций асинхронного ОЗУ/ПЗУ САПР ПЛИС Quartus II, так и асинхронного ПЗУ на языке VHDL. Общим недостатком работ [1, 2] является отсутствие управляющего автомата.
Проектирование учебного процессора для реализации в базисе ПЛИС Altera с использованием системы MATLAB/Simulink
Целью работы является демонстрация возможностей системы визуально-имитационного моделирования MATLAB/Simulink по проектированию микропроцессорных ядер для реализации в базисе ПЛИС фирмы Altera.
Технологические тренировки интегральных схем
Любая представленная выборка при выпуске интегральных схем (ИС) состоит из трех различных по надежности групп: группа, характеризующаяся интенсивностью отказов, соответствующей требованиям технических условий (ТУ) на интегральные схемы, группа более надежная и группа интегральных схем, менее надежная по сравнению с требованиями ТУ. Целью отбраковочных технологических испытаний интегральных схем...
Проектирование учебного процессора для реализации в базисе ПЛИС
Микропроцессорные ядра представляют важный класс вычислительных заготовок, так как главным образом от их качеств зависят основные технические и потребительские свойства систем на кристалле. Эти заготовки разделяются по степени гибкости настройки под условия потребителя на программные («мягкие», описанные на языке HDL), жесткие (логическая схема) и аппаратные («твердые» маски под определенную те...
Неизвестное об известном, или Что такое метастабильность триггеров
Метастабильность явление, присущее всем триггерам (однотактным и двухтактным), вне зависимости от технологии изготовления биполярная, КМОП или БиКМОП, в результате которой триггер может сбиться (происходит приостановка срабатывания триггера, которая воспринимается как отказ). Метастабильность проявляется в быстродействующих системах на базе ПЛИС и при синхронизации асинх...
Схемотехническое моделирование КМОП-схем с использованием САПР OrCad
Целью данной работы является демонстрация возможностей САПР печатных плат OrCAD по схемотехническому моделированию КМОП-схем с использованием Spice моделей МОП-транзисторов и различных видов анализа, в том числе с использованием анализа Optimizer