Составной частью процесса компиляции проекта в ПЛИС является этап анализа и синтеза. Под термином «синтез логики» следует понимать автоматическое преобразование проекта с уровня регистровых передач (RTL) на уровень вентилей технологического базиса ПЛИС.

В статье рассмотрены последовательные КИХ-фильтры, использующие в своей основе линии задержки на основе двухпортовой памяти и блоки умножения и накопления.

В статье предлагается рассмотреть программные инструменты САПР VTR [1–3] (Verilog to Routing) с открытым кодом, разработанные в университете Торонто (Канада, Торонто, www.eecg.utoronto.ca/vpr) для проектирования академических ПЛИС типа FPGA с одноуровневой структурой трассировочных ресурсов, когда кластеры из конфигурируемых логических блоков (КЛБ) окружены с четырех сторон межсоединениями гори...

Цель статьи — продемонстрировать возможности САПР ПЛИС Quartus II для разработки цифровых фильтров. Проект последовательного КИХ-фильтра на четыре отвода представлен в САПР Quartus II Version 5.1 (Build 170 10/3/2005) и до настоящего времени включен в перечень демонстрационных примеров более современных версий САПР, например Quartus II Version 13.1 [1]. В САПР Quartus II ver 9.0 проект можно на...

В статье рассматривается объектно-ориентированное проектирование цифровых устройств обработки сигналов с использованием пакета расширения Altera DSP Builder ver. 12.1 системы визуально-имитационного моделирования Matlab/Simulink (версия 8.0.0.783 (R2012b)) на примере последовательного КИХ-фильтра на четыре отвода для реализации в базисе ПЛИС Cyclone фирмы Altera. Пакет Altera DSP Builder ver. 1...

Цель данной работы — демонстрация возможностей пакетов расширения Stateflow и Xilinx System Generator системы Matlab/Simulink по проектированию конечных автоматов с последующей их реализацией в базисе ПЛИС Xilinx.

Использование методологии Black Boxes Xilinx System Generator при разработке имитационных моделей цифровых устройств позволяет импортировать VHDL-, Verilog-, EDIF-коды, разработанные, например, в САПР ПЛИС Xilinx ISE Design Suite в систему Matlab/Simulink, что значительно повышает возможности объектно-ориентированного проектирования.

В статье предлагается рассмотреть проектирование двух последовательных КИХ-фильтров на четыре отвода для реализации в базисе ПЛИС в системе Xilinx System Generator с использованием блока умножения и накопления (MAC-блока), линии задержки сигнала на основе адресуемого сдвигового регистра и двухпортовой блочной памяти, сконфигурированной для работы в различных режимах.

Цель данной статьи — показать, как влияет формат представления чисел, используемый при разработке устройств ЦОС в системе Matlab/Simulink с применением библиотек System Generator, на результаты функционального моделирования в САПР ПЛИС Xilinx ISE Design Suite 14.4.

Перемножители сигналов играют ключевую роль в проектировании высокопроизводительных цифровых фильтров. В статье показаны различные варианты реализации КИХ-фильтров с использованием перемножителей на мегафункциях ALTMULT_ACCUM, ALTMULT_ADD и ALTMEMMULT САПР Quartus II компании Altera в базисе ПЛИС. Авторы также сосредоточили свое внимание на реализации умножения методом правого сдвига с накоплен...