Подписка на новости

Опрос

Нужны ли комментарии к статьям? Комментировали бы вы?

Реклама

 

Все статьи автора

Реализация Verilog-проектов в базисе ПЛИС Altera с применением синтезатора Yosys+, (Компоненты и технологии №12'2017)

В статье продемонстрированы возможности программного инструмента с открытым кодом для Verilog-синтеза Yosys (разработчик Clifford Wolf, версия 7.0) в базис индустриальных ПЛИС Intel FPGA (Altera) с применением САПР Quartus II.

САПР VTR8 как инструмент исследования новых архитектур ПЛИС, (Компоненты и технологии №10'2017)

Предлагается рассмотреть некоторые особенности новой версии САПР VTR 8.0 (Verilog to Routing) с открытым кодом, разработанной в университете Торонто и предназначенной для исследования академических ПЛИС со встроенными умножителями и блоками памяти по нанопроектным нормам КМОП-технологии.

Особенности использования двухпортовой памяти при проектировании последовательных КИХ-фильтров в САПР ПЛИС Quartus II, (Компоненты и технологии №4'2016)

В статье рассмотрены последовательные КИХ-фильтры, использующие в своей основе линии задержки на основе двухпортовой памяти и блоки умножения и накопления.

Проектирование КИХ-фильтров в системе визуально-имитационного моделирования Matlab/Simulink с использованием Altera DSP Builder, (Компоненты и технологии №12'2015)

В статье продолжается рассмотрение методологии объектно-ориентированного проектирования цифровых устройств обработки сигналов с использованием пакета расширения Altera DSP Builder ver. 12.1 системы визуально-имитационного моделирования Matlab/Simulink (версия 8.0.0.783 (R2012b)) для реализации в базисе ПЛИС Cyclone фирмы Altera.

Проектирование последовательных КИХ-фильтров в системе визуально-имитационного моделирования Matlab/Simulink с использованием Altera DSP Builder, (Компоненты и технологии №11'2015)

В статье рассматривается объектно-ориентированное проектирование цифровых устройств обработки сигналов с использованием пакета расширения Altera DSP Builder ver. 12.1 системы визуально-имитационного моделирования Matlab/Simulink (версия 8.0.0.783 (R2012b)) на примере последовательного КИХ-фильтра на четыре отвода для реализации в базисе ПЛИС Cyclone фирмы Altera. Пакет Altera DSP Builder ver. 12.1 работает в связке с САПР Quartus II ver.12.1 (сборка 177) по аналогии с пакетом System Generator IDS и САПР ПЛИС ISE фирмы Xilinx.

Проектирование конечных автоматов с использованием пакетов расширения Stateflow и Xilinx System Generator системы Matlab/Simulink, (Компоненты и технологии №8'2015)

Цель данной работы — демонстрация возможностей пакетов расширения Stateflow и Xilinx System Generator системы Matlab/Simulink по проектированию конечных автоматов с последующей их реализацией в базисе ПЛИС Xilinx.

КИХ-­фильтров в системе Xilinx System Generator с применением методологии Black Boxes, (Компоненты и технологии №7'2015)

Использование методологии Black Boxes Xilinx System Generator при разработке имитационных моделей цифровых устройств позволяет импортировать VHDL-, Verilog-, EDIF-коды, разработанные, например, в САПР ПЛИС Xilinx ISE Design Suite в систему Matlab/Simulink, что значительно повышает возможности объектно-ориентированного проектирования.

Проектирование последовательных КИХ-фильтров в системе Xilinx System Generator с применением библиотеки Reference BlockSet/DSP, (Компоненты и технологии №6'2015)

В статье предлагается рассмотреть проектирование двух последовательных КИХ-фильтров на четыре отвода для реализации в базисе ПЛИС в системе Xilinx System Generator с использованием блока умножения и накопления (MAC-блока), линии задержки сигнала на основе адресуемого сдвигового регистра и двухпортовой блочной памяти, сконфигурированной для работы в различных режимах.

Разработка КИХ-фильтров в системе Xilinx System Generator САПР ISE Design Suite, (Компоненты и технологии №5'2015)

Цель данной статьи — показать, как влияет формат представления чисел, используемый при разработке устройств ЦОС в системе Matlab/Simulink с применением библиотек System Generator, на результаты функционального моделирования в САПР ПЛИС Xilinx ISE Design Suite 14.4.

Проектирование КИХ-фильтров на распределенной арифметике в САПР ПЛИС XILINX ISE DESIGN SUITE, (Компоненты и технологии №2'2015)

В данном материале предлагается рассмотреть вопрос проектирования КИХ-фильтров на распределенной арифметике с помощью генератора параметризированных ядер XLogiCORE IP FIR Compiler v5.0. Преимущество использования распределенной арифметики заключается в том, что с ростом числа отводов производительность КИХ-фильтра остается постоянной за счет применения «безумножительных» схем умножения, при этом обеспечивается повышенное быстродействие и экономия от применения встроенных ЦОС-блоков, а недостатком становится повышенный расход логических ресурсов ПЛИС.

Расчет количественных показателей надежности цифровых БИС с использованием справочника MIL-HDBK‑217F и программы MTBF Calculator фирмы ALD, (Компоненты и технологии №1'2015)

Цель данной статьи — получение навыков расчета количественных показателей надежности цифровых ИС с использованием справочника MIL-HDBK‑217 и калькулятора MTBF Calculator фирмы ALD (Израиль).

Проектирование КИХ-фильтров в САПР ПЛИС Xilinx ISE Design Suite, (Компоненты и технологии №11'2014)

В статье предлагается рассмотреть примеры проектирования КИХ-фильтров в базисе ПЛИС с применением генератора параметризированных ядер XLogiCORE IP и vhdl-файлов в САПР Xilinx ISE Design Suite, а также использование сторонних средств синтеза логики, в частности синтезатора Synplicity Synplify для переноса проектов из САПР печатных плат OrCad в САПР ПЛИС Xilinx ISE Design Suite.