Подписка на новости

Опрос

Нужны ли комментарии к статьям? Комментировали бы вы?

Реклама

 

Все статьи автора

Особенности проектирования топологии печатной платы для высокочастотного импульсного понижающего стабилизатора напряжения, (Компоненты и технологии №5'2015)

В статье приведены практические рекомендации по топологии и трассировке печатной платы в зоне размещения высокочастотных импульсных стабилизаторов напряжения с широтно-импульсной модуляцией, формирующих потенциалы питания для цифровых СБИС. Рассмотрено пять основных шагов, описывающих в приоритетном порядке этапы расположения электронных компонентов импульсного стабилизатора и организации соединений этих компонентов на печатной плате на примере микросхемы Texas Instruments TPS62130A. Материал полезен разработчикам узлов понижающих стабилизаторов напряжения, а также проектировщикам печатных плат в части топологии узлов питания. С учетом данных рекомендаций предложен вариант топологии понижающего стабилизатора напряжения на основе отечественной интегральной схемы 1310ПН1У производства ЗАО «ПКК Миландр».

Масштабируемая модель арбитра доступа к разделяемым ресурсам на основе коммутатора с последовательным опросом входов, (Компоненты и технологии №6'2013)

В статье предложена реализация масштабируемого коммутатора запросов, основанного на принципе последовательного опроса. Рассмотрен вариант построения масштабируемого арбитра доступа к разделяемым ресурсам на основе разработанного коммутатора запросов. Приведены синтезируемые поведенческие модели на языке Verilog, ориентированные на реализацию в базисах элементов большинства семейств ПЛИС. О писаны приемы масштабирования моделей арбитра и коммутатора запросов в зависимости от числа входов. Рассмотрен пример файла описания входных воздействий для тестирования коммутатора с последовательным опросом.

Построение универсальных синтезируемых моделей асинхронных буферов FIFO в базисе ПЛИС FPGA. Часть 2 , (Компоненты и технологии №4'2013)

В статье рассматриваются вопросы, связанные с разработкой синтезируемых асинхронных буферов памяти типа FIFO. Предложены иерархическая структура построения блоков с разделением логики управления портами чтения и записи по доменам синхронизации и решение по снижению зависимости от технологических примитивов памяти определенной элементной базы. Приведены синтезируемые модели, реализующие логику управления асинхронным FIFO. Представлены также примеры построения на основе этих моделей буферов FIFO, иcпользующих технологические элементы памяти различной емкости.

Построение универсальных синтезируемых моделей асинхронных буферов FIFO в базисе ПЛИС FPGA. Часть 1 , (Компоненты и технологии №3'2013)

В статье рассматриваются вопросы, связанные с разработкой синтезируемых асинхронных буферов памяти типа FIFO. Предложены иерархическая структура построения блоков с разделением логики управления портами чтения из записи по доменам синхронизации и решение по снижению зависимости от технологических примитивов памяти определенной элементной базы. Приведены синтезируемые модели, реализующие логику управления асинхронным FIFO. А также представлены примеры построения на основе этих моделей буферов FIFO, иcпользующих технологические элементы памяти различной емкости.