Подписка на новости

Опрос

Нужны ли комментарии к статьям? Комментировали бы вы?

Реклама

 

Все статьи автора

Организация масштабируемого блока управления синхронным буфером FIFO с унифицированным интерфейсом, (Компоненты и технологии №1'2017)

В статье описано решение задачи, предусматривающей построение универсальной модели тракта управления буфером памяти типа FIFO. Предложена классификация типов внутренней двухпортовой памяти ПЛИС по принципу реализации операции чтения. Приведены синтезируемые модели трактов управления буфером FIFO для двух типов двухпортовой памяти, имеющие конфигурируемые параметры ширины тракта данных и емкости. Рассмотрено тестовое окружение для верификации синтезируемых моделей буфера FIFO.

Особенности проектирования топологии печатной платы для высокочастотного импульсного понижающего стабилизатора напряжения, (Компоненты и технологии №5'2015)

В статье приведены практические рекомендации по топологии и трассировке печатной платы в зоне размещения высокочастотных импульсных стабилизаторов напряжения с широтно-импульсной модуляцией, формирующих потенциалы питания для цифровых СБИС. Рассмотрено пять основных шагов, описывающих в приоритетном порядке этапы расположения электронных компонентов импульсного стабилизатора и организации соединений этих компонентов на печатной плате на примере микросхемы Texas Instruments TPS62130A. Материал полезен разработчикам узлов понижающих стабилизаторов напряжения, а также проектировщикам печатных плат в части топологии узлов питания. С учетом данных рекомендаций предложен вариант топологии понижающего стабилизатора напряжения на основе отечественной интегральной схемы 1310ПН1У производства ЗАО «ПКК Миландр».

Построение узла синтезатора синхросигналов различной частоты в логическом проекте ПЛИС серии Spartan‑3E фирмы Xilinx , (Компоненты и технологии №3'2014)

В современных цифровых устройствах массово применяются интегральные микросхемы класса «система на кристалле» (СнК). Современные ПЛИС по уровню интеграции и набору встроенных аппаратных ядер позволяют проектировать на их основе системы на программируемом кристалле, содержащие процессорные ядра, блоки памяти, периферийные модули и каналы интерфейсов ввода/вывода. Для синхронизации проектов такой сложности в объеме кристалла необходимо формировать множество тактовых сигналов, обладающих различными параметрами. В статье рассмотрен пример построения узла синтезатора синхросигналов из одной опорной частоты, построенного в базисе примитивов ПЛИС серии Spartan‑3E фирмы Xilinx.

Модель узла управления динамическим 7‑сегментным индикатором с подавлением дребезга контактов кнопок в объеме ПЛИС Xilinx Artix‑7 для отладочной платы Digilent Nexys 4, (Компоненты и технологии №2'2014)

В статье детально описан логический проект ПЛИС Xilinx XC7A100T, установленной на отладочной плате Nexys 4 фирмы Digilent. В состав проекта входят следующие функциональные узлы, описанные в виде синтезируемых моделей на языке Verilog: схема синтеза тактовой частоты, генератор сигнала начальной установки, фильтр подавления дребезга контактов кнопок, реверсивный счетчик с загрузкой и узел управления динамическим семисегментным индикатором. Рассмотренный в статье проект может быть полезен для быстрого освоения отладочной платы Nexys 4, а также изуче‑ ния практических приемов описания синтезируемых моделей цифровых устройств и их реализации в ПЛИС.

Программирование ПЛИС CPLD фирмы Altera в составе смешанной JTAG-цепочки средствами САПР Quartus II с помощью кабеля ByteBlaster II Download Cable, (Компоненты и технологии №9'2013)

Статья посвящена практическим вопросам конфигурации ПЛИС фирмы Altera через диагностический интерфейс JTAG в составе цепочки из кристаллов различных производителей. Рассмотрена схема загрузочного кабеля, аналогичного фирменному кабелю ByteBlaster II, сопрягающему персональный компьютер или рабочую станцию с интерфейсом JTAG через параллельный порт LPT. Описан пример смешанной цепочки кристаллов, в составе которой присутствует конфигурируемая ПЛИС. Подробно продемонстрирован порядок конфигурации ПЛИС средствами САПР Altera Quartus II.

Программирование ПЛИС фирмы Lattice Semiconductor в составе смешанной JTAG-цепочки средствами пакета LSC ispVM System 18.0 и САПР серии Lattice Diamond при помощи кабеля ispDownload Cable, (Компоненты и технологии №8'2013)

Статья посвящена практическим вопросам конфигурации ПЛИС фирмы Lattice Semiconductor через диагностический интерфейс JTAG в составе цепочки из кристаллов различных производителей. Рассмотрена схема загрузочного кабеля ispDownload Cable, сопрягающего персональный компьютер или рабочую станцию с интерфейсом внутрисхемного программирования через параллельный порт LPT. Описан пример смешанной цепочки кристаллов, в составе которой присутствует конфигурируемая ПЛИС . Подробно продемонстрирован порядок конфигурации ПЛИС в пакете программ LSC ispVM System.

Программирование ПЛИС фирмы Xilinx в составе смешанной JTAG-цепочки средствами САПР Xilinx ISE Design Suite 14.4 при помощи кабеля Parallel Download Cable III, (Компоненты и технологии №7'2013)

Статья посвящена практическим вопросам конфигурации ПЛИС фирмы Xilinx через диагностический интерфейс JTAG в составе цепочки из кристаллов различных производителей. Рассмотрена схема загрузочного кабеля, сопрягающего персональный компьютер или рабочую станцию с интерфейсом JTAG через параллельный порт LPT. Приведена организация порта LPT с позиций сопряжения с интерфейсом JTAG. Описан пример смешанной цепочки кристаллов, в составе которой присутствует конфигурируемая ПЛИС. Подробно рассмотрен порядок конфигурации ПЛИС средствами САПР Xilinx ISE Design Suite.

Масштабируемая модель арбитра доступа к разделяемым ресурсам на основе коммутатора с последовательным опросом входов, (Компоненты и технологии №6'2013)

В статье предложена реализация масштабируемого коммутатора запросов, основанного на принципе последовательного опроса. Рассмотрен вариант построения масштабируемого арбитра доступа к разделяемым ресурсам на основе разработанного коммутатора запросов. Приведены синтезируемые поведенческие модели на языке Verilog, ориентированные на реализацию в базисах элементов большинства семейств ПЛИС. О писаны приемы масштабирования моделей арбитра и коммутатора запросов в зависимости от числа входов. Рассмотрен пример файла описания входных воздействий для тестирования коммутатора с последовательным опросом.

Порядок создания библиотечного компонента для элемента конструкции радиоэлектронных изделий на примере радиатора для охлаждения микросхем в САПР Allegro 16 фирмы Cadence, (Компоненты и технологии №6'2013)

Окончание. Начало в № 5`2013
В статье дается пошаговое описание создания библиотечного компонента для стандартного радиатора, включающее в себя также описание контактных площадок нестандартной формы и отверстий в плате для монтажа элемента.

Порядок создания библиотечного компонента для элемента конструкции радиоэлектронных изделий на примере радиатора для охлаждения микросхем в САПР Allegro 16 фирмы Cadence, (Компоненты и технологии №5'2013)

В статье детально рассмотрен порядок создания библиотечного компонента в САПР Cadence Allegro 16 для конструктивного элемента радиоэлектронной аппаратуры. Описано создание новой рабочей папки, продемонстрирована конфигурация библиотечного проекта. Приведен пример создания контактных площадок сложной формы, рассмотрен процесс описания термобарьера для контактных площадок с отверстиями. Описано создание посадочного места радиатора для охлаждения микросхем. Предложен вариант конфигурации библиотечного компонента радиатора.

Схемы включения буферов FIFO с унифицированным интерфейсом в тракт данных между источником и приемником информации, (Компоненты и технологии №2'2013)

Статья посвящена практическим аспектам включения буферов FIFO с унифицированным интерфейсом в тракт передачи данных. Рассмотрен принцип взаимодействия источника и приемника информации. Предложены схемы включения буфера FIFO для увеличения пропускной способности тракта данных. Приведены варианты внутренней организации источника и приемника информации.

Подходы к организации унифицированного ряда синтезируемых моделей буферов FIFO, реализуемых в различных семействах программируемой логики. Часть 2 , (Компоненты и технологии №1'2013)

В статье рассматривается вопрос построения синтезируемых моделей блоков памяти с организацией FIFO.
В первой части был предложен унифицированный интерфейс для портов записи и считывания данных. Приведены синтезируемые модели синхронных блоков FIFO на основе ресурсов распределенной памяти — табличных преобразователей.
Во второй части рассматриваются синтезируемые модели буферов FIFO на основе регистров общего назначения и ресурсов блочной памяти.

Подходы к организации унифицированного ряда синтезируемых моделей буферов FIFO, реализуемых в различных семействах программируемой логики. Часть 1 , (Компоненты и технологии №12'2012)

В статье рассматривается вопрос построения синтезируемых моделей блоков памяти с организацией FIFO. Предложен унифицированный интерфейс для портов записи и считывания данных. Приведены синтезируемые модели синхронных блоков FIFO, имеющих различные информационную емкость и внутреннюю организацию и представляющие интерес с позиций взаимозаменяемости и реализуемости в большинстве САПР в базисах технологических элементов различных семейств элементной базы.

Технические аспекты построения управляющих автоматов при проектировании цифровых устройств на основе современных ПЛИС, (Компоненты и технологии №12'2011)

Проектирование цифровой аппаратуры в большинстве случаев не обходится без разработки специализированных управляющих автоматов. Теорией автоматов описан ряд базовых моделей функциональных узлов рассматриваемого типа. Статья посвящена проблематике построения управляющих автоматов, входящих в состав устройств, реализуемых на современных ПЛИС. Рассмотрены преимущества и недостатки использования различных моделей автоматов. Приведена конвейеризированная структурная схема управляющего автомата, подходящая для решения широкого спектра технических задач, возникающих при разработке цифровых устройств на современной элементной базе.

Синтезируемая модель арбитра доступа к среде передачи данных, (Компоненты и технологии №8'2011)

В статье рассмотрена задача арбитража доступа к разделяемым ресурсам в современных вычислительных устройствах. Предложена реализация арбитра для асинхронной системной шины. Приведена поведенческая модель 3-входового арбитра на языке Verilog с детальным описанием принципов функционирования. Рассмотренная модель арбитра может быть реализована в ПЛИС архитектуры CPLD малой емкости (XC9536XL-Xilinx, EPM3032XL-Altera, M4A5-32/32-Lattice).