Подписка на новости

Опрос

Нужны ли комментарии к статьям? Комментировали бы вы?

Реклама

 

Все статьи автора

Проектирование микропроцессорных ядер в САПР ПЛИС WebPACK ISE фирмы Xilinx , (Компоненты и технологии №8'2010)

Предлагается повторно переработать проект микропроцессорного ядра из работ [1, 2] в базисе ПЛИС фирмы Xilinx с использованием САПР WebPACK ISE, с целью изучения эффективности упаковки логики ПЛИС различных технологических поколений и архитектур фирм Xilinx и Altera соответствующими средствами САПР. В основе микропроцессорного ядра используется управляющий автомат с циклом работы в два такта из [3, 4]. В качестве интегральной оценки эффективности использования ресурсов ПЛИС может выступать коэффициент заполнения кристалла микропроцессорным ядром или его время компиляции [5, 6]. На эффективность упаковки логики ПЛИС наиболее значимое влияние оказывает архитектура межсоединений.

Разработка модели микропроцессорного ядра в системе визуально-имитационного моделирования MATLAB/Simulink с блоком обработки прерываний, (Компоненты и технологии №7'2010)

Данная статья продолжает цикл работ по изучению возможностей системы визуально-имитационного моделирования MATLAB/Simulink для проектирования микропроцессорных ядер с последующей реализацией в базисе ПЛИС [1–3]. Здесь предлагается модифицировать систему команд микропроцессорного ядра из работы [4], c целью разработки новых блоков, проектирование которых не рассматривалось в [1–3]: обработка прерываний, регистр флагов, ОЗУ, порт ввода/вывода. Модель процессора имеет RISC-архитектуру (процессор с сокращенным набором команд, инструкции одинаковой длины).

Проектирование микропроцессорных ядер с использованием приложения StateFlow системы MATLAB/Simulink, (Компоненты и технологии №1'2010)

Данная статья продолжает цикл работ по использованию возможностей системы визуально-имитационного моделирования MATLAB/Simulink для проектирования микропроцессорных ядер для реализации в базисе ПЛИС.

Проектирование учебного процессора с фиксированной запятой в САПР Quartus II компании Altera, (Компоненты и технологии №11'2009)

В статье предлагается на основе системы команд из работы и модели процессора с управляющим автоматом на шесть состояний, позволяющим проводить вычисления с фиксированной запятой, реализованной в системе MATLAB/Simulink [2], разработать процессор в базисе ПЛИС Stratix III компании Altera с использованием САПР Quartus II. Особенностью модели процессора, представленного в работе [2], является распределенная система управления функциональными блоками, то есть каждый блок имеет свой локальный управляющий сигнал (шину), которым управляет цифровой автомат. Основные функциональные блоки проектируемого процессора описаны на языке VHDL, код которого был сгенерирован в автоматическом режиме с помощью Simulink HDL Coder системы MATLAB/Simulink.