Подписка на новости

Опрос

Нужны ли комментарии к статьям? Комментировали бы вы?

Реклама

 

Все статьи автора

Использование JTAG-интерфейса для загрузки ПЛИС , (Компоненты и технологии №5'2012)

В статье в учебных целях описана разработка модели ПЛИС типа ППВМ, схожей по своим функциональным возможностям с ранней ПЛИС XC2064 фирмы Xilinx (64 логических блока (ЛБ), матрица ЛБ размерности 8×8), и показано, как ее можно сконфигурировать с использованием JTAG-интерфейса.

Разработка модели ПЛИС типа ППВМ с одноуровневой структурой межсоединений в системе визуально-имитационного моделирования MATLAB/Simulink, (Компоненты и технологии №12'2011)

Проектирование академических ПЛИС типа ППВМ с одноуровневой структурой межсоединений, (Компоненты и технологии №6'2011)

В статье рассматриваются программные инструменты T-Vpack и VPR, разработанные в университете Торонто (Канада) для проектирования академических ПЛИС типа ППВМ с одноуровневой структурой межсоединений под технологические проектные нормы 22–180 нм КМОП-технологии c минимальной площадью кристалла и шириной трассировочного канала, нахождением критического пути в трассировочных ресурсах ПЛИС. Успехи в области исследования и создания новых архитектур ПЛИС с использованием T-Vpack и VPR привели к созданию в Торонто технологического центра фирмы Altera (Altera Toronto Technology Centre).

ПЛИС в ПЛИС, или Как спроектировать самому , (Компоненты и технологии №4'2011)

Одноуровневая структура межсоединений программируемых логических интегральных схем типа ППВМ (программируемые пользователем вентильные матрицы) широко используется не только в коммерческих ПЛИС фирм Xilinx, Alcatel-Lucent, VANTIS [1–7], но и при разработке академических ПЛИС с архитектурой Island-style [4–7] (например, 3D [2]) и комбинированных, где в качестве массива конфигурационной памяти используются блоки памяти на нанотрубках [3]. Многоуровневая структура межсоединений используется в ПЛИС Stratix, Cyclon и др. фирмы Altera [1, 8]. В работе [9] более подробно рассматривалась гомогенная (без использования встроенных перемножителей, блоков оЗУ и др.) ПЛИС с одноуровневой структурой межсоединений. Основные функциональные блоки (рис. 1б): логический блок (лБ), соединительные блоки C1 и C2, коммутатор-маршрутизатор (S-блок или «свич-бокс») [9, 10]. Для ПЛИС типа ППВМ различных фирм характерно использование маршрутизаторов в трассировочных каналах. Быстродействие ПЛИС во многом определяется именно тем, насколько тщательно и аккуратно спроектирована структура межсоединений [6, 7].

ПЛИС типа ППВМ с одноуровневой структурой межсоединений, (Компоненты и технологии №2'2011)

На страницах журнала «Компоненты и технологии» большое внимание уделено программируемым логическим интегральным схемам (ПЛИС) ведущих зарубежных фирм, таких как Xilinx, Altera, Actel, Atmel и др. Развитие ПЛИС идет по трем направлениям: совершенствование структуры логических блоков (ЛБ), структуры межсоединений (трассировочных ресурсов) и переход на схемы новых технологических поколений.

Проектирование учебного процессора с фиксированной запятой в САПР Quartus II компании Altera, (Компоненты и технологии №11'2009)

В статье предлагается на основе системы команд из работы и модели процессора с управляющим автоматом на шесть состояний, позволяющим проводить вычисления с фиксированной запятой, реализованной в системе MATLAB/Simulink [2], разработать процессор в базисе ПЛИС Stratix III компании Altera с использованием САПР Quartus II. Особенностью модели процессора, представленного в работе [2], является распределенная система управления функциональными блоками, то есть каждый блок имеет свой локальный управляющий сигнал (шину), которым управляет цифровой автомат. Основные функциональные блоки проектируемого процессора описаны на языке VHDL, код которого был сгенерирован в автоматическом режиме с помощью Simulink HDL Coder системы MATLAB/Simulink.

Проектирование микропроцессорных ядер с конвейерной архитектурой для реализации в базисе ПЛИС фирмы Altera, (Компоненты и технологии №8'2009)

Ранее были показаны примеры проектирования микропроцессорных ядер для реализации в базисе ПЛИС фирмы Altera с использованием как мегафункций асинхронного ОЗУ/ПЗУ САПР ПЛИС Quartus II, так и асинхронного ПЗУ на языке VHDL. Общим недостатком работ [1, 2] является отсутствие управляющего автомата.