Подписка на новости

Опрос

Нужны ли комментарии к статьям? Комментировали бы вы?

Реклама

 

Все статьи автора

Реализация Verilog-проектов в базисе ПЛИС Altera с применением синтезатора Yosys+, (Компоненты и технологии №12'2017)

В статье продемонстрированы возможности программного инструмента с открытым кодом для Verilog-синтеза Yosys (разработчик Clifford Wolf, версия 7.0) в базис индустриальных ПЛИС Intel FPGA (Altera) с применением САПР Quartus II.

САПР VTR8 как инструмент исследования новых архитектур ПЛИС, (Компоненты и технологии №10'2017)

Предлагается рассмотреть некоторые особенности новой версии САПР VTR 8.0 (Verilog to Routing) с открытым кодом, разработанной в университете Торонто и предназначенной для исследования академических ПЛИС со встроенными умножителями и блоками памяти по нанопроектным нормам КМОП-технологии.

Особенности использования двухпортовой памяти при проектировании последовательных КИХ-фильтров в САПР ПЛИС Quartus II, (Компоненты и технологии №4'2016)

В статье рассмотрены последовательные КИХ-фильтры, использующие в своей основе линии задержки на основе двухпортовой памяти и блоки умножения и накопления.

Проектирование КИХ-фильтров в системе визуально-имитационного моделирования Matlab/Simulink с использованием Altera DSP Builder, (Компоненты и технологии №12'2015)

В статье продолжается рассмотрение методологии объектно-ориентированного проектирования цифровых устройств обработки сигналов с использованием пакета расширения Altera DSP Builder ver. 12.1 системы визуально-имитационного моделирования Matlab/Simulink (версия 8.0.0.783 (R2012b)) для реализации в базисе ПЛИС Cyclone фирмы Altera.

Проектирование последовательных КИХ-фильтров в системе визуально-имитационного моделирования Matlab/Simulink с использованием Altera DSP Builder, (Компоненты и технологии №11'2015)

В статье рассматривается объектно-ориентированное проектирование цифровых устройств обработки сигналов с использованием пакета расширения Altera DSP Builder ver. 12.1 системы визуально-имитационного моделирования Matlab/Simulink (версия 8.0.0.783 (R2012b)) на примере последовательного КИХ-фильтра на четыре отвода для реализации в базисе ПЛИС Cyclone фирмы Altera. Пакет Altera DSP Builder ver. 12.1 работает в связке с САПР Quartus II ver.12.1 (сборка 177) по аналогии с пакетом System Generator IDS и САПР ПЛИС ISE фирмы Xilinx.

Проектирование конечных автоматов с использованием пакетов расширения Stateflow и Xilinx System Generator системы Matlab/Simulink, (Компоненты и технологии №8'2015)

Цель данной работы — демонстрация возможностей пакетов расширения Stateflow и Xilinx System Generator системы Matlab/Simulink по проектированию конечных автоматов с последующей их реализацией в базисе ПЛИС Xilinx.

КИХ-­фильтров в системе Xilinx System Generator с применением методологии Black Boxes, (Компоненты и технологии №7'2015)

Использование методологии Black Boxes Xilinx System Generator при разработке имитационных моделей цифровых устройств позволяет импортировать VHDL-, Verilog-, EDIF-коды, разработанные, например, в САПР ПЛИС Xilinx ISE Design Suite в систему Matlab/Simulink, что значительно повышает возможности объектно-ориентированного проектирования.

Проектирование последовательных КИХ-фильтров в системе Xilinx System Generator с применением библиотеки Reference BlockSet/DSP, (Компоненты и технологии №6'2015)

В статье предлагается рассмотреть проектирование двух последовательных КИХ-фильтров на четыре отвода для реализации в базисе ПЛИС в системе Xilinx System Generator с использованием блока умножения и накопления (MAC-блока), линии задержки сигнала на основе адресуемого сдвигового регистра и двухпортовой блочной памяти, сконфигурированной для работы в различных режимах.

Разработка КИХ-фильтров в системе Xilinx System Generator САПР ISE Design Suite, (Компоненты и технологии №5'2015)

Цель данной статьи — показать, как влияет формат представления чисел, используемый при разработке устройств ЦОС в системе Matlab/Simulink с применением библиотек System Generator, на результаты функционального моделирования в САПР ПЛИС Xilinx ISE Design Suite 14.4.

Проектирование КИХ-фильтров на распределенной арифметике в САПР ПЛИС XILINX ISE DESIGN SUITE, (Компоненты и технологии №2'2015)

В данном материале предлагается рассмотреть вопрос проектирования КИХ-фильтров на распределенной арифметике с помощью генератора параметризированных ядер XLogiCORE IP FIR Compiler v5.0. Преимущество использования распределенной арифметики заключается в том, что с ростом числа отводов производительность КИХ-фильтра остается постоянной за счет применения «безумножительных» схем умножения, при этом обеспечивается повышенное быстродействие и экономия от применения встроенных ЦОС-блоков, а недостатком становится повышенный расход логических ресурсов ПЛИС.

Расчет количественных показателей надежности цифровых БИС с использованием справочника MIL-HDBK‑217F и программы MTBF Calculator фирмы ALD, (Компоненты и технологии №1'2015)

Цель данной статьи — получение навыков расчета количественных показателей надежности цифровых ИС с использованием справочника MIL-HDBK‑217 и калькулятора MTBF Calculator фирмы ALD (Израиль).

Проектирование КИХ-фильтров в САПР ПЛИС Xilinx ISE Design Suite, (Компоненты и технологии №11'2014)

В статье предлагается рассмотреть примеры проектирования КИХ-фильтров в базисе ПЛИС с применением генератора параметризированных ядер XLogiCORE IP и vhdl-файлов в САПР Xilinx ISE Design Suite, а также использование сторонних средств синтеза логики, в частности синтезатора Synplicity Synplify для переноса проектов из САПР печатных плат OrCad в САПР ПЛИС Xilinx ISE Design Suite.

Проектирование КИХ-фильтров с учетом архитектурных особенностей ПЛИС, (Компоненты и технологии №8'2014)

Цель данной статьи — показать, что основным достоинством КИХ-фильтров (нерекурсивного цифрового фильтра с конечно-импульсной характеристикой) на параллельной распределенной арифметике является повышенное быстродействие за счет применения архитектурных особенностей ПЛИС.

Использование приложения HDL Coder системы MATLAB/Simulink для реализации квантованных КИХ-фильтров в базисе ПЛИС , (Компоненты и технологии №6'2014)

Использование формата с фиксированной запятой позволяет получать высокую скорость вычислений. Однако при проектировании квантованных КИХ-фильтров с фиксированной запятой необходимо учитывать следующие факторы: диапазон для результатов вычислений; требуемую погрешность результата; ошибки, связанные с квантованием; алгоритм реализации вычислений и др. Поэтому цель авторов статьи — показать, как можно осуществить переход от имитационной модели КИХ-фильтра, разработанной в системе MATLAB/Simulink, к функциональной, реализованной в САПР ПЛИС Quartus II компании Altera, с учетом квантования.

Изучение основ цифровой обработки сигналов с помощью учебного лабораторного стенда LESO2.1 , (Компоненты и технологии №5'2014)

Ранее было рассмотрено проектирование умножителя целых положительных чисел, представленных в прямом коде размерностью 4×4, методом правого сдвига и сложения (MAC-блок) и проектирование умножителя целых чисел со знаком, представленных в дополнительном коде. В обоих случаях управляющие автоматы являлись оригинальными и были разработаны с помощью языка VHDL. На базе этого умножителя спроектирован КИХ-фильтр на четыре отвода.

Проектирование КИХ-фильтра на умножителе методом правого сдвига и сложения в базисе ПЛИС , (Компоненты и технологии №3'2014)

Самые быстрые умножители состоят из двумерной матрицы одноразрядных сумматоров и называются матричными умножителями. Наиболее распространены матричные умножители по схемам Бо-Вулли и Пезариса, а также древовидного формата. В отличие от умножителей, использующие метод сдвига и сложения, матричный умножитель представляет собой законченную логическую схему без элементов памяти. Реализовывать такие умножители для операндов большой разрядности в базисе ПЛИС в проектах пользователя возможно, но неэффективно по двум причинам. Во‑первых, прямая реализация потребует чрезвычайно много логических ресурсов и времени, а во‑вторых, структура матричных умножителей уже используется в каком-либо виде в качестве аппаратных умножителей ПЛИС, обеспечивая наивысшее быстродействие.

Проектирование умножителя целых чисел со знаком методом правого сдвига и сложения в базисе ПЛИС , (Компоненты и технологии №1'2014)

Показан пример проектирования последовательностного универсального умножителя целых чисел, представленных в дополнительном коде, методом правого сдвига и сложения (MAC-блок) в базисе ПЛИС. Использование этого метода для умножения чисел в базисе сигнальных процессоров чрезвычайно популярно у разработчиков РЭА. На базе этого метода реализуются схемы быстрого умножения (например, кодирование по Буту, которое позволяет уменьшать число частичных произведений вдвое, умножение по основанию 4, модифицированное кодирование по Буту).

Проектирование умножителя методом правого сдвига и сложения с управляющим автоматом в базисе ПЛИС , (Компоненты и технологии №12'2013)

Для проектирования КИХ-фильтров в базисе процессоров цифровой обработки сигналов (ЦОС-процессор) используется общепринятая методика умножения с накоплением с применением так называемых MAC-блоков из-за отсутствия встроенных комбинационных умножителей.

Проектирование систолических КИХ-фильтров в базисе ПЛИС с помощью системы моделирования ModelSim-Altera, (Компоненты и технологии №9'2013)

В статье рассмотрены основные особенности проектирования цифровых фильтров на примере систолического КИХ-фильтра в САПР ПЛИС Quartus II версии 11.1 Web Edition. Начиная с версии 10.0 из САПР Quartus II исключен векторный редактор, а моделирование предлагается вести с помощью различных симуляторов высокоуровневых языков описания аппаратурных средств, например Active-HDL, Riviera-Pro, ModelSim и др. В качестве свободно распространяемого симулятора с ограниченными возможностями пользователю предлагается использовать систему моделирования ModelSim-Altera Free. Применение системы моделирования ModelSim активно обсуждалось не только на страницах журнала «Компоненты и технологии»», но и на форумах разработчиков РЭА на ПЛИС. Отдельного внимания заслуживает открытый проект «Марсоход».

Систолические КИХ-фильтры в базисе ПЛИС, (Компоненты и технологии №8'2013)

Систолический КИ Х-фильтр считается оптимальным решением для параллельных архитектур цифровых фильтров. Реализация систолических КИХ-фильтров на 256 отводов в базисе современных ПЛИС позволяет обеспечить производительность до 500 MSPS (500 отсчетов в секунду) по сравнению с КИХ-фильтрами на базе MAC-блоков ЦОС-процессоров среднего класса производительностью 4 MSPS. Например, функция XtremeDSP Digital Signal Processing, входящая в состав системы Xilinx CORE Generator (генератор параметризированных модулей) для ЦОС-блоков DSP48 ПЛИС серии Virtex‑4 и унифицированных ЦОС-блоков DSP48E1 самых современных ПЛИС серии Virtex‑7 фирмы Xilinх, позволяет аппаратно реализовывать такие фильтры. Мегафункция (ALTMULT_ADD) САПР Quartus II компании Altera, начиная с версий 11, 12 и 13, для работы с ЦОС-блоками серий Cyclone V, Arria V и Stratix V также обеспечивает аппаратную реализацию систолических фильтров.

Проектирование параллельных КИХ-фильтров в базисе ПЛИС, (Компоненты и технологии №6'2013)

Перемножители сигналов играют ключевую роль в проектировании высокопроизводительных цифровых фильтров. В статье показаны различные варианты реализации КИ Х-фильтров с использованием перемножителей на мегафункциях ALTMULT_ACCUM, ALTMULT_ADD и ALTMEMMULT САПР Quartus II компании Altera в базисе ПЛИС. Авторы также сосредоточили свое внимание на реализации умножения методом правого сдвига с накоплением, применяемого для разработки масштабирующего аккумулятора.

КИХ-фильтры на параллельной распределенной арифметике, (Компоненты и технологии №5'2013)

Цель этой статьи — показать, что основой КИХ-фильтра на параллельной распределенной арифметике является параллельный векторный умножитель, реализация которого в базисе ПЛИС позволяет получить максимальный выигрыш по быстродействию.

КИ Х-фильтр на распределенной арифметике: проектируем сами, (Компоненты и технологии №3'2013)

Распределенная арифметика широко используется при проектировании высокопроизводительных КИХ- и БИХ-фильтров, адаптивных фильтров, специальных вычислителей, например на основе быстрого преобразования Фурье, дискретного вейвлет-преобразования, и других устройств, а также для реализации мультимедиасистем в базисе ПЛИС. В данной статье рассматриваются основы такой арифметики на примере проектирования КИХ-фильтра на четыре отвода.

Эффективность разработки конечных автоматов в базисе ПЛИС FPGA , (Компоненты и технологии №1'2013)

Последовательностные схемы с n двоичными переменными состояния, которые имеют двоичные значения, соответствующие определенным логическим сигналам, с конечным числом состояний 2n называются конечными автоматами. Метод кодирования с одним активным, или горячим, состоянием (one hot encoding, ОНЕ) получил такое название потому, что в каждый конкретный момент времени активным (hot) может быть только один триггер состояния. Применение метода ОНЕ на основе ручного метода кодирования для ПЛИС FPGA (программируемые пользователем вентильные матрицы) было предложено Steven K. Knapp из фирмы Xilinx.

Преобразователи кодов на ПЛИС , (Компоненты и технологии №12'2012)

Преобразователем кода называется логическая схема, которая изменяет данные, представленные в одном двоичном виде, в другой вид, также двоичный. Преобразование двоичного кода (ДК) в двоично-десятичный (ДДК) и ДДК в ДК может быть выполнено, во‑первых, на аппаратном уровне с использованием ИС средней степени интеграции, в том числе ИС ПЗУ, или на ПЛИС с применением мегафункций ИС 74хх серии и высокоуровневых языков описания аппаратных средств HDL и, во‑вторых, программным способом на языках программирования микроконтроллеров. Каждый из способов преобразования имеет свои преимущества и недостатки. Цель статьи — рассмотреть азы преобразования на основе различных схемных решений.

ПЛИС типа ППВМ: от 2D к 3D, (Компоненты и технологии №3'2012)

Цель статьи — показать эволюционные изменения, которые происходят в трассировочных ресурсах при переходе от 2D к 3D ПЛИС, и какой выигрыш от этого может быть получен. Схемотехнические решения в трассировочных ресурсах и алгоритмы программирования электрических соединений являются важнейшими ноу-хау разработчиков индустриальных ПЛИС.

Разработка модели ПЛИС типа ППВМ с одноуровневой структурой межсоединений в системе визуально-имитационного моделирования MATLAB/Simulink, (Компоненты и технологии №12'2011)

Проектирование академических ПЛИС типа ППВМ с одноуровневой структурой межсоединений, (Компоненты и технологии №6'2011)

В статье рассматриваются программные инструменты T-Vpack и VPR, разработанные в университете Торонто (Канада) для проектирования академических ПЛИС типа ППВМ с одноуровневой структурой межсоединений под технологические проектные нормы 22–180 нм КМОП-технологии c минимальной площадью кристалла и шириной трассировочного канала, нахождением критического пути в трассировочных ресурсах ПЛИС. Успехи в области исследования и создания новых архитектур ПЛИС с использованием T-Vpack и VPR привели к созданию в Торонто технологического центра фирмы Altera (Altera Toronto Technology Centre).

ПЛИС в ПЛИС, или Как спроектировать самому , (Компоненты и технологии №4'2011)

Одноуровневая структура межсоединений программируемых логических интегральных схем типа ППВМ (программируемые пользователем вентильные матрицы) широко используется не только в коммерческих ПЛИС фирм Xilinx, Alcatel-Lucent, VANTIS [1–7], но и при разработке академических ПЛИС с архитектурой Island-style [4–7] (например, 3D [2]) и комбинированных, где в качестве массива конфигурационной памяти используются блоки памяти на нанотрубках [3]. Многоуровневая структура межсоединений используется в ПЛИС Stratix, Cyclon и др. фирмы Altera [1, 8]. В работе [9] более подробно рассматривалась гомогенная (без использования встроенных перемножителей, блоков оЗУ и др.) ПЛИС с одноуровневой структурой межсоединений. Основные функциональные блоки (рис. 1б): логический блок (лБ), соединительные блоки C1 и C2, коммутатор-маршрутизатор (S-блок или «свич-бокс») [9, 10]. Для ПЛИС типа ППВМ различных фирм характерно использование маршрутизаторов в трассировочных каналах. Быстродействие ПЛИС во многом определяется именно тем, насколько тщательно и аккуратно спроектирована структура межсоединений [6, 7].

ПЛИС типа ППВМ с одноуровневой структурой межсоединений, (Компоненты и технологии №2'2011)

На страницах журнала «Компоненты и технологии» большое внимание уделено программируемым логическим интегральным схемам (ПЛИС) ведущих зарубежных фирм, таких как Xilinx, Altera, Actel, Atmel и др. Развитие ПЛИС идет по трем направлениям: совершенствование структуры логических блоков (ЛБ), структуры межсоединений (трассировочных ресурсов) и переход на схемы новых технологических поколений.

Трехмерные интегральные схемы 3D БИС, (Компоненты и технологии №1'2011)

Увеличение плотности трехмерных ИС (3D ИС), которое становится возможным благодаря вертикальному размещению элементов, будет способствовать многократному сокращению затрат на производство ИС по сравнению с традиционными 2D ИС при той же технологии производства. 3D И С могут масштабироваться с той же скоростью, какую предусматривает закон Мура, тем самым потребители получают возможность со временем использовать все преимущества трехмерной технологии.

Учет резистивно-емкостных эффектов при проектировании цифровых БИС по субмикронным проектным нормам, (Компоненты и технологии №9'2010)

С наступлением эры субмикронных технологий БИС стали работать на высоких частотах, потреблять больший ток и мощность при меньших напряжениях питания. Обострились паразитные эффекты (паразитная емкость связи между проводниками, приводящая к перекрестным искажениям, электромиграция, времязависимый пробой подзатворных оксидов, паразитное падение напряжения в цепях питания и заземления, паразитные индуктивные эффекты), которые не учитывались при конструировании БИС предыдущего поколения. В субмикронных условиях проблема взаимосвязи таких параметров, как скорость, потребляемая мощность, целостность сигналов и надежность, стала столь же актуальной, как и проблема снижения площади кристалла для БИС предыдущего поколения.

Проектирование микропроцессорных ядер в САПР ПЛИС WebPACK ISE фирмы Xilinx , (Компоненты и технологии №8'2010)

Предлагается повторно переработать проект микропроцессорного ядра из работ [1, 2] в базисе ПЛИС фирмы Xilinx с использованием САПР WebPACK ISE, с целью изучения эффективности упаковки логики ПЛИС различных технологических поколений и архитектур фирм Xilinx и Altera соответствующими средствами САПР. В основе микропроцессорного ядра используется управляющий автомат с циклом работы в два такта из [3, 4]. В качестве интегральной оценки эффективности использования ресурсов ПЛИС может выступать коэффициент заполнения кристалла микропроцессорным ядром или его время компиляции [5, 6]. На эффективность упаковки логики ПЛИС наиболее значимое влияние оказывает архитектура межсоединений.

Разработка модели микропроцессорного ядра в системе визуально-имитационного моделирования MATLAB/Simulink с блоком обработки прерываний, (Компоненты и технологии №7'2010)

Данная статья продолжает цикл работ по изучению возможностей системы визуально-имитационного моделирования MATLAB/Simulink для проектирования микропроцессорных ядер с последующей реализацией в базисе ПЛИС [1–3]. Здесь предлагается модифицировать систему команд микропроцессорного ядра из работы [4], c целью разработки новых блоков, проектирование которых не рассматривалось в [1–3]: обработка прерываний, регистр флагов, ОЗУ, порт ввода/вывода. Модель процессора имеет RISC-архитектуру (процессор с сокращенным набором команд, инструкции одинаковой длины).

Использование ресурсов ПЛИС Stratix III фирмы Altera при проектировании микропроцессорных ядер, (Компоненты и технологии №2'2010)

В работе описывается использование ресурсов ПЛИС Stratix III фирмы Altera при проектировании различных вариантов микропроцессорного ядра, управляющий автомат которого заимствован из работы [1], в САПР Quartus II версии 8.1.

Проектирование микропроцессорных ядер с использованием приложения StateFlow системы MATLAB/Simulink, (Компоненты и технологии №1'2010)

Данная статья продолжает цикл работ по использованию возможностей системы визуально-имитационного моделирования MATLAB/Simulink для проектирования микропроцессорных ядер для реализации в базисе ПЛИС.

Использование различных типов памяти при проектировании учебного микропроцессорного ядра для реализации в базисе ПЛИС, (Компоненты и технологии №12'2009)

Предлагается повторно переработать проект микропроцессорного ядра из работ [1, 2] в базисе ПЛИС APEX20KE и Stratix III компании Altera с использованием САПР ПЛИС Quartus II версии 8.1, с целью изучения особенностей использования различных видов памяти. В качестве микропроцессорного ядра применяется автомат с циклом работы в два такта из работы [1].

Проектирование учебного процессора с фиксированной запятой в САПР Quartus II компании Altera, (Компоненты и технологии №11'2009)

В статье предлагается на основе системы команд из работы и модели процессора с управляющим автоматом на шесть состояний, позволяющим проводить вычисления с фиксированной запятой, реализованной в системе MATLAB/Simulink [2], разработать процессор в базисе ПЛИС Stratix III компании Altera с использованием САПР Quartus II. Особенностью модели процессора, представленного в работе [2], является распределенная система управления функциональными блоками, то есть каждый блок имеет свой локальный управляющий сигнал (шину), которым управляет цифровой автомат. Основные функциональные блоки проектируемого процессора описаны на языке VHDL, код которого был сгенерирован в автоматическом режиме с помощью Simulink HDL Coder системы MATLAB/Simulink.

Проектирование микропроцессорных ядер с конвейерной архитектурой для реализации в базисе ПЛИС фирмы Altera, (Компоненты и технологии №8'2009)

Ранее были показаны примеры проектирования микропроцессорных ядер для реализации в базисе ПЛИС фирмы Altera с использованием как мегафункций асинхронного ОЗУ/ПЗУ САПР ПЛИС Quartus II, так и асинхронного ПЗУ на языке VHDL. Общим недостатком работ [1, 2] является отсутствие управляющего автомата.

Проектирование учебного процессора с фиксированной запятой в системе MATLAB/Simulink, (Компоненты и технологии №7'2009)

В работах [1, 2] с использованием системы команд из работ [3, 4] показаны примеры проектирования микропроцессорных ядер для реализации в базисе ПЛИС фирмы Altera с использованием как мегафункций асинхронного ОЗУ/ПЗУ САПР Quartus II, так и функциональных блоков на языке VHDL, сгенерированных с помощью Simulink HDL Coder системы MATLAB/Simulink. Общим недостатком работ [1, 2] является отсутствие управляющего автомата. В данной статье предлагается на основе системы команд из работы [4] спроектировать в системе MATLAB/Simulink процессор с управляющим автоматом, позволяющим проводить вычисления с фиксированной зяпятой. Выполнение арифметических операций над операндами, представленными в формате с фиксированной запятой, дает возможность получать высокую скорость вычислений, но возможно переполнение разрядной сетки либо появление значительной погрешности из-за округления.

Проектирование учебного процессора для реализации в базисе ПЛИС Altera с использованием системы MATLAB/Simulink, (Компоненты и технологии №5'2009)

Целью работы является демонстрация возможностей системы визуально-имитационного моделирования MATLAB/Simulink по проектированию микропроцессорных ядер для реализации в базисе ПЛИС фирмы Altera.

Технологические тренировки интегральных схем, (Компоненты и технологии №4'2009)

Любая представленная выборка при выпуске интегральных схем (ИС) состоит из трех различных по надежности групп: группа, характеризующаяся интенсивностью отказов, соответствующей требованиям технических условий (ТУ) на интегральные схемы, группа более надежная и группа интегральных схем, менее надежная по сравнению с требованиями ТУ. Целью отбраковочных технологических испытаний интегральных схем является отбраковка схем, менее надежных по сравнению с требованиями ТУ.

Проектирование учебного процессора для реализации в базисе ПЛИС, (Компоненты и технологии №3'2009)

Микропроцессорные ядра представляют важный класс вычислительных заготовок, так как главным образом от их качеств зависят основные технические и потребительские свойства систем на кристалле. Эти заготовки разделяются по степени гибкости настройки под условия потребителя на программные («мягкие», описанные на языке HDL), жесткие (логическая схема) и аппаратные («твердые» маски под определенную технологию).

Неизвестное об известном, или Что такое метастабильность триггеров, (Компоненты и технологии №10'2008)

Метастабильность — явление, присущее всем триггерам (однотактным и двухтактным), вне зависимости от технологии изготовления — биполярная, КМОП или БиКМОП, в результате которой триггер может сбиться (происходит приостановка срабатывания триггера, которая воспринимается как отказ). Метастабильность проявляется в быстродействующих системах на базе ПЛИС и при синхронизации асинхронных сигналов. Устранить этот эффект невозможно, можно лишь уменьшить его вероятность [1

Схемотехническое моделирование КМОП-схем с использованием САПР OrCad, (Компоненты и технологии №7'2008)

Целью данной работы является демонстрация возможностей САПР печатных плат OrCAD по схемотехническому моделированию КМОП-схем с использованием Spice моделей МОП-транзисторов и различных видов анализа, в том числе с использованием анализа Optimizer

Проектирование цифровых фильтров в системе MATLAB / Simulink и САПР ПЛИС Quartus, (Компоненты и технологии №6'2008)

Одна из распространенных операций цифровой обработки сигналов - фильтрация. Для ее реализации могут быть использованы программно-аппаратные ресурсы цифровых сигнальных процессоров; ПЛИС по архитектуре FPGA; различные операционные устройства: регистры, умножители, сумматоры и соответствующее управляющее устройство. Может быть также проведена программная реализация с помощью высокоуровневых языков.

Проектирование комбинационных схем в базисе ПЛИС, (Компоненты и технологии №5'2008)

Цель данной статьи — приобретение начальных сведений по проектированию комбинационных устройств как с использованием ручных методов минимизации булевых функций, так и с использованием САПР ПЛИС Quartus II фирмы Altera, а также изучение некоторых возможностей по управлению логическим синтезом схем.

Проектирование цифровых автоматов с использованием системы MATLAB / Simulink, (Компоненты и технологии №4'2008)

Цель работы — демонстрация возможностей системы MATLAB / Simulink (пакет расширения Stateflow) по проектированию цифровых автоматов [1], представленных графом переходов, с последующей их реализацией в базисе ПЛИС c использованием САПР Quartus и симулятора ModelSim (Mentor Graphics HDL simulator).

Воздействие электростатических разрядов на интегральные схемы, (Компоненты и технологии №3'2008)

Известно, какой вред полупроводниковым изделиям наносит электростатический заряд. Аккумуляция заряда на пластинах и фотошаблонах приводит к потерям в выходе годных интегральных схем, так как заряженная пластина или фотошаблон, подобно пылемагниту, способны собирать частицы пыли даже в самой чистой среде. Анализ показывает, что до 65% отказов КМОП интегральных схем на некоторых предприятиях-изготовителях вызваны воздействием электростатических разрядов (ЭСР).

Проектирование КМОП интегральных схем с защитой от электростатических разрядов в САПР Tanner Pro, (Компоненты и технологии №2'2008)

Электростатические разряды (ЭСР) — одна из основных причин отказов интегральных схем. Заряды возникают в результате явлений, приводящих к появлению разностей электрических потенциалов между отдельными элементами оборудования, которые соприкасаются с интегральными схемами, между человеком и изделием или между человеком и оборудованием и т. п. Внезапные разряды приводят к протеканию импульсов токов, как правило, очень коротких, но имеющих большую амплитуду и способных полностью или частично повредить интегральные схемы или аппаратуру на них.

Изучение принципов работы ЦАП и АЦП с помощью средств смешанного аналого-цифрового моделирования САПР OrCAD, (Компоненты и технологии №11'2007)

Данная статья знакомит с принципами работы ЦАП - АЦП с помощью смешанного аналого-цифрового моделирования в САПР OrCAD V.9.X фирмы CADENCE design systems. Несмотря на огромное число публикаций по данному вопросу в журналах «Компоненты и технологии», «Схемотехника» и др., автор надеется, что материал будет интересен начинающим специалистам.

Проектирование конечных автоматов по методу OHE, (Компоненты и технологии №10'2007)

В ряде случаев автоматная модель устройства позволяет получить быструю и эффективную реализацию последовательностного устройства. Обычно рассматривают два типа автоматов — автомат Мили (Mealy) и Мура (Moore).

Применение нейронных сетей для отбора партий ИС с повышенной надежностью, (Компоненты и технологии №8'2007)

Практика показывает, что разброс интегральных схем по надежности составляет 2–3 и более порядков. Зачастую потребителю для особо важной аппаратуры необходимы более надежные изделия, а при соответствии по надежности требованиям ТУ — исключение из поставляемой партии изделий менее надежных.

Обзор программных комплексов по расчету надежности сложных технических систем, (Компоненты и технологии №5'2007)

На рынке программных комплексов (ПК) представлен ряд зарубежных и отечественных ПК, позволяющих проводить автоматизированный расчет надежности сложных технических систем, в том числе радиоэлектронной аппаратуры (РЭА) и электрорадиоизделий (ЭРИ).

Проектирование топологии КМОП заказных БИС (часть 2), (Компоненты и технологии №4'2007)

Проектирование топологии базовых элементов имеет очень большое значение. А так как, по мнению ряда зарубежных фирм, стоимость процесса проектирования при ручном методе может превысить стоимость процесса изготовления БИС, то для ускорения сроков проектирования компаниям, не имеющим своих собственных производственных мощностей, целесообразно воспользоваться «готовой» топологической библиотекой. Рассмотрим элементы топологических библиотек зарубежных кремниевых фабрик, выполненных в рамках MOSIS Scalable CMOS desing rules.

Схемотехника КМОП триггеров заказных БИС, (Компоненты и технологии №4'2007)

Триггеры в ИС образуют большой класс элементов памяти (ЭП). В отечественных учебниках по микроэлектронике [1, 2] в основном представлены триггеры для биполярной технологии. В данной статье рассмотрены основные схемотехнические особенности построения КМОП-триггеров, широко используемые при проектировании современных ИС.

Проектирование топологии КМОП заказных БИС, (Компоненты и технологии №3'2007)

В статье рассматривается процесс проектирования топологии КМОП заказных БИС с помощью популярных программных инструментов.

Использование нейронных сетей для изучения надежности ИС, (Компоненты и технологии №2'2007)

Под техническими характеристиками ИС понимают электрические параметры ИС, контролируемые по ТУ. Например, для ТТЛ ИС обязательным является контролирование параметров UOL (выходное напряжение низкого уровня) и UOH (выходное напряжение высокого уровня).

Индивидуальное прогнозирование долговечности интегральных схем ИС с использованием АРПСС-моделей временных рядов, (Компоненты и технологии №10'2006)

При прогнозировании надежностных характеристик интегральных схем (ИС) по параметрическим отказам в расчеты закладывают максимальные (если в ТУ на параметр задана верхняя граница параметрического отказа), минимальные (если в ТУ на параметр задана нижняя граница параметрического отказа) или максимальные и минимальные (если в ТУ на параметр задана верхняя и нижняя граница) значения контролируемого параметра в выборке в конкретный момент времени (ОСТ В 073.902-78. Методика прогнозирования надежности ИС по постепенным отказам).

Прогнозирование процесса деградации электрических параметров биполярных транзисторов с использованием моделей временных рядов, (Компоненты и технологии №8'2006)

Считается, что воздействие электростатических разрядов (ЭСР) на полу: проводниковые изделия приводит к двум типам отказов: «катастрофическим» и «параметрическим». Как показывает практика, отличить параметрические отказы, вызванные ЭСР, и отказы, вызванные электрическими перегрузками во время работы РЭА, достаточно сложно [1, 2].

Верификации прогнозов АРПСС-моделей временных рядов применяемых для прогнозирования долговечности интегральных схем ИС, (Компоненты и технологии №5'2006)

В предыдущих публикациях автора показано, что модели цифровых фильтров, модели временных рядов и нейронные сети могут быть использованы для прогнозирования процесса деградации контролируемых электрических параметров ТТЛ ИС при испытаниях на долговечность.

Использование линейной нейронной сети в задачах адаптивного прогнозирования деградации выходных параметров интегральных схем ИС, (Компоненты и технологии №2'2006)

Исследования, проведенные в работах [1–3], показали, что модели цифровых фильтров и модели временных рядов, используемые для прогнозирования процесса деградации контролируемых параметров ТТЛ ИС при испытаниях на долговечность, связаны между собой и базируются на общем математическом аппарате для отыскания параметров этих моделей.

Использование нейронных сетей для прогнозирования деградации выходных параметров ТТЛ ИС в системе MATLAB / Simulink, (Компоненты и технологии №1'2006)

В данной работе рассматривается прогнозирование деградации параметров ТТЛ ИС с использованием нейронных сетей и системы MATLAB/Simulink (на примере деградации наихудших значений параметра выходного напряжения низкого уровня UOL по результатам испытаний на долговечность в течение 150 тыс. ч выборки из 20 ТТЛ ИС типа 133ЛА8 и выборки из 20 ТТЛ ИС типа 133ЛР3) как альтернатива прогнозированию с использованием методов теории цифровых фильтров, идентификации систем и временных рядов (АРПСС9модели) [1–3].

Прогнозирование деградации выходных параметров ТТЛ ИС, (Компоненты и технологии №9'2005)

Проанализируем по результатам испытаний на долговечность в течение 150 тыс. ч выборку из 20 ТТЛ ИС типа 133ЛА8. Эти ИС являются аналогом зарубежных ИС типа SN5401. По функциональному назначению ИС представляет собой четыре 2-входовых схемы И-НЕ с открытым коллекторным выходом (элементы контроля).

Использование цифровых фильтров для моделирования деградации выходных параметров ТТЛ ИС в системе MatLab / Simulink, (Компоненты и технологии №8'2005)

Применение цифровых фильтров для изучения процесса деградации параметров ТТЛ ИС есть результат подхода к исследуемым объектам как к «черному ящику». Метод «черного ящика» — кибернетический.

Прогнозирование деградации выходных параметров ТТЛ ИС, (Компоненты и технологии №8'2005)

При прогнозировании долговечности высоконадежных ИС, в которых доминирующими причинами отказов являются деградационные процессы, возможны два подхода: исследование физико-химических процессов, протекающих в элементах конструкции ИС, и составление математических выражений, отражающих физико-химические закономерности этих процессов (физические методы прогнозирования долговечности ИС), либо математическое моделирование процесса деградации параметров ИС с функциональным оператором, подобным функциональному оператору исследуемого объекта (методы прогнозирования).

Тестер цифровых БИС на базе JTAG, поддерживающих технологию перифирийного сканирования, (Компоненты и технологии №3'2005)

Термином JTAG обозначают совокупность средств и операций, позволяющих проводить тестирование БИС без физического доступа к каждому ее выводу.

Контроль содержания паров воды внутри корпусов интегральных микросхем, (Компоненты и технологии №6'2004)

Развитие интегральных схем (ИС) связано с увеличением степени интеграции, то есть числа элементов на кристалле и функциональной сложности, что обеспечивается как уменьшением размеров элементов, в том числе ширины тонкопленочных проводников и зазоров между ними, так и увеличением площади кристалла. При этом площадь, занимаемая межсоединениями, увеличилась с 20% для ИС первой и второй степени интеграции и до 80 % для сверхбольших интегральных схем (СБИС).

Прогнозирование долговечности биполярных транзисторов и ТТЛ ИС с использованием АРПСС-моделей, (Компоненты и технологии №8'2003)

Цель данной работы — показать на примерах, как протекает во времени процесс деградации выходных параметров высоконадежных ИС (интенсивность отказов 1×10–9 — 100×10–9 ч–1) и биполярных транзисторов и как его можно прогнозировать с использованием современного математического аппарата, в частности, модели авторегрессии и проинтегрированного скользящего среднего.