Модель узла управления динамическим 7‑сегментным индикатором с подавлением дребезга контактов кнопок в объеме ПЛИС Xilinx Artix‑7 для отладочной платы Digilent Nexys 4
В статье детально описан логический проект ПЛИС Xilinx XC7A100T, установленной на отладочной плате Nexys 4 фирмы Digilent. В состав проекта входят следующие функциональные узлы, описанные в виде синтезируемых моделей на языке Verilog: схема синтеза тактовой частоты, генератор сигнала начальной установки, фильтр подавления дребезга контактов кнопок, реверсивный счетчик с загрузкой и узел управления динамическим семисегментным индикатором. Рассмотренный в статье проект может быть полезен для быстрого освоения отладочной платы Nexys 4, а также изуче‑ ния практических приемов описания синтезируемых моделей цифровых устройств и их реализации в ПЛИС.
Статьи последних номеров доступны только в печатном варианте. Вы можете приобрести свежие номера журнала «Компоненты и технологии» в свободной продаже или заказать в редакции. Извините за доставленные неудобства.
Другие статьи по данной теме:
- Новое семейство высокопроизводительных ПЛИС с архитектурой FPGA фирмы Xilinx Virtex-6 HXT
- Проектирование в условиях временных ограничений: верификация проектов на основе ПЛИС. Часть 4
- Разработка контроллера протокола MIL-STD‑1553B на ПЛИС.
Часть 4 - Проектирование блоков синхронизации цифровых устройств, реализуемых на базе модулей DCM в ПЛИС FPGA серии Spartan™-3, с помощью «мастера» Architecture Wizard САПР серии Xilinx ISE (часть 4)
- Эволюция ПЛИС серии Spartan с архитектурой FPGA
- Проектирование блоков синхронизации цифровых устройств, реализуемых на базе модулей DCM в ПЛИС FPGA серии Spartan™-3, с помощью «мастера» Architecture Wizard САПР серии Xilinx ISE (часть 1)
- Стековые микропроцессоры, или новое - это хорошо забытое новое
- Synopsys Design Constraint — язык задания временных ограничений на примере Altera TimeQuest. Часть 2