Тестирование трехмерных чипов, содержащих межуровневые перемычки. Часть 2

Все статьи цикла:

• Тестирование трехмерных чипов, содержащих межуровневые перемычки. Часть 1
• Тестирование трехмерных чипов, содержащих межуровневые перемычки. Часть 2

Возможности зондового доступа к трехмерным силиконовым пластинам

Как было показано ранее, последовательность тестирования трехмерных пластин содержит значительное число тестов типа ЗИЧ и ЗИУ на промежуточных стадиях производства, что предотвращает дальнейшее использование неисправных изделий и, соответственно, позволяет снизить общие производственные затраты. Тестирование трехмерных пластин связано с решением двух сложных задач: это зондирование большого количества очень мелких точек и манипулирование тонкими пластинами и их упаковками.

Современные технологии тестирования чипов на силиконе (зондирования), использующие консольные или вертикальные зонды, позволяют выполнять зондирование с минимальным шагом 35 мкм [35]. Количество точек зондирования на один чип у таких тестеров может достигать нескольких сотен, а сами зонды снабжаются эффективными контактными наконечниками для обеспечения надежного электрического контакта. Тем не менее этого явно недостаточно для зондирования МУП, имеющих диаметр вершины 5 мкм и шаг 10 мкм или меньше, число которых может достигать нескольких тысяч (шаг 10 мкм позволяет достичь плотности МУП до 10 000/мм²). Кроме того, сама перемычка сделана из хрупкой меди, которая не выдерживает удара контактного наконечника. Зондирование Cu-Sn микростолбиковых выводов также выглядит проблематичным, хотя и несколько проще, так как их размеры и шаг больше, соответственно, их общее количество меньше и ограничения, накладываемые на контактный наконечник, менее строгие.

При выполнении ЗИЧ-теста на различных чипах в составе 3-МИС существует различие в тестировании самого нижнего чипа и остальных чипов. Все чипы, кроме нижнего, получают функциональные сигналы (питание, заземление, синхронизация, управление, данные) исключительно посредством МУП-связей, то есть их невозможно зондировать современными средствами тестирования. Нижний чип отличается от остальных тем, что наряду с МУП-связями в нем также имеются провода с контактами flip-chip, связывающие его с внешним миром. Эти контакты обеспечивают интерфейс, пригодный для зондирования современными технологическими средствами, и позволяют подавать на входы чипа тестовые сигналы и считывать его реакции. Для реализации ЗИЧ-теста на остальных (не нижних) чипах должны быть разработаны новые подходы, некоторые из них рассмотрены далее.

Дополнительные контакты для зондирования

Необходимо выполнять проектирование специально выделенных дополнительных контактов для зондирования (тестопригодное проектирование) в той части чипа, которая предназначена для зондирования. Размеры этих контактов должны соответствовать возможностям современных технологических средств. Очевидно, что из соображений экономии площади силиконовой пластины число таких дополнительных контактов должно быть минимизировано. При этом может оказаться подходящей структура чипа, пригодная для тестирования.

Усовершенствование технологии зондирования

Значительно усовершенствована технология зондирования пластин: уменьшен шаг до величины порядка 25 мкм для тестирования микровыводов или до величины порядка 10 мкм для тестирования верхушек и контактных площадок МП, одновременно увеличено количество точек зондирования на один чип и снижен уровень повреждения от ударов контактного наконечника.

Бесконтактное зондирование

Происходит дальнейшее развитие технологий бесконтактного зондирования пластин, например основанных на индуктивном сцеплении [36, 37]. У этой технологии есть неотъемлемое преимущество — отсутствие контактного инструмента. Однако и эта технология должна пройти значительную миниатюризацию, чтобы соответствовать размерам и плотностям микровыводов и МУП. Более того, цепи приемопередатчиков в контроллере зонда должны соответствовать симметричным цепям в тестируемом чипе, что требует, разумеется, некоторой стандартизации. Наряду с этим подача питания на тестируемый чип вовсе не бесконтактна, то есть предполагает использование обычных контактных зондов (щупов). В то время как последние два подхода все еще требуют дальнейшего развития, первый выполним уже сегодня.

В качестве примера рассмотрим 3-МИС, представленную на рис. 4в (КиТ. № 2’2011. стр. 21). ИС состоит из трех чипов, уложенных «лицом» вниз по схеме «лицом к спине». Нижний и средний чипы содержат МУП, верхний — не содержит. Нижний чип обеспечивает соединение ИС с внешним миром посредством выводов flip-chip. На рис. 8–10 показаны различные варианты ЗИЧ-теста при зондировании пластин, существующих для этих трех чипов.

Нижний чип можно зондировать посредством выводов flip-chip, имеющих стандартные размеры и расположенных на его лицевой стороне, как показано на рис. 8a. Пластина еще не спилена, поэтому перемычки находятся в ее теле, и доступа к ним нет. В качестве альтернативного варианта было бы хорошо выполнить ЗИЧ-тест на спиленной пластине, чтобы обнаружить возможные дефекты, вызванные операцией спиливания. Однако спиленная пластина существует только вместе с несущей пластиной, на которую ее сажают, чтобы уберечь от повреждений при спиливании. Таким образом, выводы flip-chip на данном этапе недоступны из-за несущей пластины. В этом случае доступ зонда мог бы быть обеспечен с задней части спиленной пластины, там, где расположены верхушки МУП или микровыводы. К сожалению, они слишком малы и многочисленны, что не соответствует возможностям современных технологий зондирования. Решение может заключаться в том, чтобы спроектировать ряд специализированных дополнительных контактов подходящего размера на задней стороне чипа. На рис. 8б оранжевым цветом показаны маленькие МУП-контакты и желтым цветом — большие специализированные контакты, предназначенные для зондирования.

На рис. 9 показаны два похожих варианта (зондирование с лицевой стороны необработанной пластины и зондирование с задней стороны спиленной пластины, соединенной с несущей), подходящие для среднего чипа. Различие между нижним и средним чипами состоит в том, что на лицевой или задней сторонах среднего чипа находятся функциональные контакты, пригодные для доступа зонда. Следовательно, даже для зондирования с лицевой стороны (рис. 9а) должны быть предусмотрены специальные дополнительные контакты подходящего размера. В рассмотренном сценарии укладки верхний чип не содержит МУП и пластина не подпилена. Следовательно, опция зондирования с задней стороны отсутствует. Как показано на рис. 10, имеется единственная возможность зондирования с лицевой стороны необработанной пластины, где также должны быть предусмотрены специальные дополнительные контакты подходящего размера, предназначенные для зондирования, поскольку функциональные контактные площадки МУП слишком малы и не соответствуют возможностям сегодняшних технологий зондирования.

Возникает простой вопрос: «не съедят» ли затраты на обеспечение дополнительных контактов зондирования, необходимого для выполнения ЗИЧ-теста, ту прибыль, которую мы намерены получить от проведения самого ЗИЧ-теста? Используя детально разработанную компанией IMEC модель стоимости трехмерных ИС, которая учитывает стоимость чистой комнаты, оборудования, обслуживания, материалов, квалифицированного персонала, уровень выхода исправной продукции и тестирования, была выведена несложная затратно-прибыльная зависимость, которая продемонстрировала, что для большинства уровней выхода исправной продукции затраты на дополнительные контакты для зондирования при выполнении ЗИЧ-теста окупаются для всех чипов, за исключением нижнего [38]. Приведем пример такого расчета:

• Рассматривается процесс упаковки двух чипов по схеме «чип к пластине» или «чип к чипу». Здесь предполагается, что ЗИЧ-тесты могут быть проведены и что обнаруженные негодные чипы удаляются из процесса.
• Оба чипа представляют собой полностью сканируемые и тестируемые логические схемы. Верхний чип содержит 15М вентилей (10×10 мм²), нижний чип — 20М вентилей (12×12 мм²).
• На нижнием чипе всегда выполняется ЗИЧ-тест, который состоит из 100 цепочек сканирования и требует 2К тест-векторов для тестового покрытия 99%.
• Вопрос заключается в целесообразности выполнения ЗИЧ-теста на верхнем чипе. Такой тест должен состоять из 13 цепочек сканирования и потребует 2К тест-векторов для тестового покрытия 99%. Для его выполнения понадобится 30 дополнительных контактов (с соответствующими затратами на дополнительную площадь силиконовой пластины). В качестве альтернативного варианта предлагается не тестировать верхний чип. При этом нет необходимости в дополнительных контактах, упаковка годных и негодных чипов производится вслепую.
• Все негодные упаковки (из-за негодного верхнего или нижнего чипа или плохой МУП-связи) выявляются на стадии финального тестирования. Полная стоимость производства и теста может быть возмещена только за счет увеличения продажной цены исправных ИС.

Результаты вычислений по модели стоимости показаны на рис. 11. По горизонтальной оси приведен выход исправных пластин для производства верхнего и нижнего чипов, которые, как предполагается, должны быть одинаковыми. Чтобы учесть разницу в размере чипов, за единицу измерения принят процент выхода исправных пластин на см². По вертикальной оси показаны относительные издержки производства, приведенные к одной годной трехмерной ИС и нормализованные к самому дешевому варианту производства, при котором выход исправных пластин равен 100% и ЗИЧ-тест на верхнем чипе не выполняется. Как видно на рис. 11, выполнение ЗИЧ-теста окупается для большинства уровней выхода исправных пластин, несмотря на дополнительные затраты на выполнение теста и обеспечение дополнительных контактов для зондирования верхнего чипа.

Cхемная архитектура тестопригодных 3-Мис

Основная роль тестопригодного проектирования (ТП) чипа состоит в том, чтобы обеспечить управляемость и наблюдаемость его входов/выходов, связанных с ядром структуры кристалла. Рассматривая базовую ТПархитектуру трехмерной ИС, мы полагаем, что 3-ИС состоит из нескольких упакованных чипов, каждый из которых содержит один или несколько «тест-модулей». Различаются следующие уровни ТП-архитектуры:

1. Уровень тест-модулей. ТП-структура внутри тест-модулей представляет собой внутренние цепочки граничного сканирования (JTAG).
2. Промежуточный уровень между чипом и отдельными модулями. ТП-структура, обеспечивающая тестирование модулей, то есть набор оболочек вокруг тест-модулей с их механизмами тестового доступа (МТД) [23]. Оболочки позволяют обеспечить не только управляемость, но и наблюдаемость ячеек регистров граничного сканирования (ГС) каждого из модулей, как для внутримодульного тестирования (InTest), так и для тестирования связей модуля с окружающими его схемами (ExTest). Оболочки для встроенных тест-модулей должны быть разработаны на основе стандарта IEEE 1500 [26], предназначенного именно для подобных целей. Оболочки, работающие с регистрами граничного сканирования на уровне чипа, могут быть разработаны на основе стандартов IEEE 1149.1 или IEEE 1500 (рис. 12). Учитывая, что разные чипы разработаны различными компаниями, было бы логично добавить в структуру оболочек дополнительные ячейки защиты от пульсаций. Размерность регистров МТД следует подбирать таким образом, чтобы оптимизировать соотношение размеров тестовых векторов и их количества [27].
3. Промежуточный уровень между ИС и отдельными чипами. ТП-структура, обеспечивающая связь между автоматическим тестовым оборудованием и регистрами МТД на уровне чипа, содержит:
   • Для всех чипов, кроме нижнего: специальные дополнительные контакты для зондирования пластин и переключатель с двумя положениями: 1) доступ через дополнительные контакты к локальному регистру МТД (для ЗИЧ-теста); 2) доступ через МУП соседнего нижнего чипа к локальному регистру МТД (для ЗИУ-теста и финального теста).
   • Для всех чипов, кроме верхнего: МТДрегистры для прозрачной передачи тестовых воздействий по перемычкам соседнего верхнего чипа и приема его ответных реакций. Кроме того, ТП-структура чипа должна быть в состоянии функционировать независимо от того, имеется ли сверху еще один чип или нет.
4. На уровне готовой ИС. ТП-структура, обеспечивающая тестирование на уровне ПП по окончании монтажа ИС на поверхность ПП. При этом ИС должна соответствовать требованиям JTAG-стандартов IEEE 1149.1/4/6. Для наглядности на рис. 13 показан упрощенный пример ТП-архитектуры, соответствующей приведенным выше требованиям. ИС состоит из двух чипов, уложенных «лицом» вниз по схеме «лицо к спине». Каждый чип представляет собой один сканируемый модуль. Функциональные входы/выходы показаны желтым цветом, а голубым выделены дополнительные ячейки оболочки, мультиплексоры, МУП-связи и внешние контакты. При установке соответствующих параметров мультиплексоров в схеме возможны пять разных способов тестового доступа. Все они (кроме режима тестирования ПП) имеют две цепочки граничного сканирования: одну для регистра граничного сканирования оболочки и одну — для цепей внутреннего сканирования модулей:
   • Режим, при котором ЗИЧ-тест может быть выполнен на нижнем чипе с лицевой стороны до спиливания пластины. Доступ обеспечивается через две цепочки сканирования, которые мультиплексируются на уже существующие функциональные контакты, а именно D1/SI1–Q1/SO1 и D2/SI2–Q2/SO2. Заметим, что в этом режиме ячейки оболочки на дополнительных контактах нижнего чипа не требуют включения в цепочки сканирования, поскольку их управляемость и наблюдаемость достигаются непосредственно через зонды.
   • Режим, при котором ЗИЧ-тест может быть выполнен на нижнем чипе с задней стороны после спиливания пластины. Доступ обеспечивается через две цепочки сканирования, которые соединены со специальными контактами, находящимися на задней стороне, а именно SIb1–SOb1 и SIb2–SOb2. Заметим, что в этом режиме ячейки оболочки на дополнительных контактах нижнего чипа должны быть включены в регистр граничного сканирования оболочки.
   • Режим, при котором ЗИЧ-тест может быть выполнен на верхнем чипе с лицевой стороны. Доступ обеспечивается через две цепочки сканирования, которые соединены со специальными контактами, находящимися на лицевой стороне, а именно SIb1–SOb1 и SIb2–SOb2.
   • Режим, при котором ЗИУ-тест или финальный тест могут быть выполнены на упаковке из верхнего и нижнего чипов. Доступ обеспечивается через две цепочки сканирования, которые мультиплексируются на уже существующие функциональные контакты, а именно D1/SI1–Q1/SO1 и D2/SI2–Q2/SO2. Такой режим содержит три подрежима, в которых тестируются нижний и верхний чипы и МУП-связи между двумя чипами.
   • Режим, при котором выполняется тестирование ПП. Доступ обеспечивается через одну цепочку сканирования и внешний интерфейс, подсоединенный к нижнему чипу, и через него — к специальным контактам на его лицевой стороне, а именно TDI и TDO (стандарт IEEE 1149.1 по граничному сканированию).

Этот пример во многих аспектах упрощен. На рис. 13 показаны только данные, а сигналы управления отсутствуют. В упаковке имеются лишь два чипа. Каждый чип состоит из одного тестируемого модуля, который имеет только две цепочки сканирования: одну цепочку граничного сканирования оболочки и одну цепочку, состоящую из двух связанных внутренних цепей сканирования. В действительности большинство этих параметров выглядит гораздо сложнее. По аналогии с тестопригодным проектированием архитектуры обычных двумерных систем на кристалле [27] для больших 3-МИС рекомендуется оптимизировать ТП-архитектуру так, чтобы каждый тест выполнялся при помощи минимального количества тестовых векторов [39–42].

Следующие методы ТП имеют особое значение применительно к 3-МИС.

Тестирование с сокращенным числом контактных площадок (СКП)

С помощью этого метода можно сократить размеры интерфейса граничного сканирования [43]. Как обсуждалось выше, специально выделенные для зондирования контакты могут понадобиться для выполнения ЗИЧ-теста на нижнем чипе после операции спиливания или для выполнения этого теста на других (не нижних) чипах. Под эти дополнительные контакты расходуется дорогая площадь силиконовой пластины. Этот метод может быть использован для сокращения количества необходимых дополнительных контактов. Обратите внимание, что использование СКП-метода не влияет на объем данных полного теста, который предполагает, что сокращение размера тестового интерфейса достигается за счет увеличения числа тествекторов.

Сжатие тестовых векторов (СТВ)

Этот метод использует множество «несущественных» битов в программно генерируемых тест-векторах для сжатия тестовых векторов «вне чипа» почти без потерь. Это позволяет уменьшить объем тестовых воздействий и реакций (и, соответственно, время выполнения теста) на один или два порядка [44]. Этот метод может играть определенную роль в уменьшении объемов данных теста 3-МИС. При использовании такого метода при тестировании модулей количество регистров МТД, отвечающих за подачу на эти модули тестовых воздействий и считывания реакций, может быть сокращено. Кроме того, методы СКП и СТВ привлекательны еще и тем, что, сокращая размер тестового интерфейса, они не приводят к росту числа тестовых векторов.

Встроенное самотестирование (ВСТ)

С помощью этого метода выполняется тотальный тест каждого чипа (то есть полный объем тестовых воздействий с последующей оценкой реакций) таким образом, что тест всей ИС становится полностью самодостаточным и отпадает необходимость в применении какойлибо внешней тестовой аппаратуры, кроме той, что необходима для запуска ВСТ и чтения его результатов. С помощью ВСТ можно сократить объем тестовых данных 3-МИС.

На самом деле метод ВСТ позволяет сократить объем тестовых данных еще эффективнее, чем метод СТВ, практически до нуля. Необходимой платой за это является обычно увеличение области сканирования и удлинение времени выполнения теста, а также снижение его достоверности при тестировании цифровой логики (Л-ВСТ). С другой стороны, при тестировании встроенной памяти (П-ВСТ) этот метод не имеет указанных недостатков и подходит для тестирования 3-МИС, содержащих чипы памяти или встроенную память в структурах чипа. Другим достоинством этого метода является то, что он обеспечивает защиту содержимого IP, так что пользователь может многократно выполнять тестирование чипа, совершенно не имея представления о его структуре и не зная его содержимого в течение всего времени эксплуатации ИС [45, 46]. Подобно тому как 3-МИС обеспечивают системным архитекторам возможность оптимизации системной архитектуры, все описанные выше методы также дают разработчикам возможность оптимизации ТП-архитектуры. В тех случаях, когда требуется выбрать конкретную ТП-структуру для конкретного чипа, рационально использовать разделение ресурсов тестирования. Проиллюстрируем такой подход на конкретном примере. Рассмотрим 3-МИС, состоящую из чипа памяти, упакованного сверху на чип цифровой логики. Изготовитель чипов поставляет отдельные чипы памяти, не снабженные, как правило, структурами ВСТ. Поскольку входы/выходы отдельных чипов доступны для внешнего тестера, расходы на проведение теста обычно сокращаются путем параллельного тестирования множества чипов. С точки зрения тестирования всей 3-МИС выполнение ЗИЧ-теста происходит аналогично выполнению теста на отдельном чипе, однако выполнение ЗИУ-теста на том же чипе памяти фактически гораздо ближе к тестированию встроенной памяти, для которой правильной ТП-структурой является структура ВСТ.

Можно представить себе такой сценарий, при котором чип памяти поставляется «3-МИС-подготовленным», то есть заранее содержащим структуру ВСТ. Преимущество такого сценария заключается в том, что он позволяет тестировать память, не раскрывая содержимого ее IP. Однако использование встроенного самотестирования памяти (П-ВСТ) может быть проблематичным для технологий памяти на кристалле (возможно, динамического ЗУ). Здесь альтернативой может стать функция, при которой поставщик IP-памяти предоставляет описание механизма П-ВСТ, реализованного в самом чипе. Выполнение П-ВСТ контролируется посредством внутренней логической структуры чипа, тогда как тестовые воздействия и реакции передаются в обе стороны через МУП-соединения чипа.

Заключение

3-МИС обладают массой убедительных преимуществ и поэтому быстро укрепляют свои позиции. Следует ожидать, что вскоре они захватят значительную часть рынка полупроводников и интегральных микросхем. Для этого нового поколения «суперчипов» должны быть соответствующие тестовые решения. Для тестирования 3-МИС используются все фундаментальные и самые передовые технологии тестирования, кроме того, они ставят на повестку дня некоторые новые задачи тестирования.

Тестирование 3-МИС предполагает применение гораздо большего, по сравнению с обычными двумерными ИС, числа методов тестирования силиконовых пластин. Следует ожидать, что внедрение этих методов приведет к взрывообразному росту расходов на тестирование, несмотря на то, что основной целью тестирования силиконовых пластин является как раз сокращение общих производственных расходов. Для каждого типа 3-МИС должен быть найден некий индивидуальный компромисс с оптимальным набором тестов ЗИЧ и ЗИУ. Очень хорошо работает модульный подход, который позволяет тестировать отдельные компоненты ИС как одиночные объекты, что приводит к оптимизации процесса тестирования в целом.

Необходимо также разработать модели механизмов возникновения неисправностей для описания новых дефектов внутри кристалла. Одной из причин появления таких новых дефектов являются новые операции, применяемые в производстве трехмерных пластин, такие как спиливание, и связанные с ними термо- и термомеханические напряжения. Должны быть также разработаны модели возникающих неисправностей и соответствующие типы тестов для технологии соединения кристаллов посредством МУП. Тестирование трехмерных кварцевых пластин представляет сейчас определенную проблему, поскольку современные технологические средства зондирования не позволяют тестировать интерфейсы ввода/вывода (в виде верхушек МУП или микровыводов) тех чипов, которые не являются нижними. В качестве решения может быть предложено применить дополнительные контакты подходящего размера для обеспечения физического доступа зонда. Возможно, что по мере усовершенствования технологии зондирования пластин найдется и другое, более экономное решение.

Тестопригодное проектирование играет решающую роль как при подаче тестовых воздействий на внутрисхемные модули, так и при считывании их реакций. В статье показаны различные варианты ТП-архитектуры, обеспечивающей модульное тестирование и поддерживающей различные режимы тестов ЗИЧ и ЗИУ. Возможности ТПархитектуры могут быть также расширены с помощью таких ТП-методов, как СКП, СТВ и ВСТ. Эпоха микросхем 3-МИС открывает возможности переосмысления существующих ресурсов тестирования и исследования новых методов и подходов.

Предметом статьи были электрические тесты микросхем 3-МИС и некоторые аспекты их тестопригодного проектирования. Существует, разумеется, множество проблем в смежных областях, таких как подтверждение правильности дизайна ИС, метрологические проверки, диагностика, анализ отказов, избыточность, восстановление и ремонт, однако все они выходят за рамки настоящей статьи.

Примечание. Список литературы можно скачать по ссылке — http://kit-e.ru/articles/References.pdf.

Список аббревиатур

Примечание. Хорошо известные и устоявшиеся сокращения в этот список не вошли.