Аспекты тестопригодности в файлах BSDL

к. т. н., JTAG.TECT

amigo@jtag-test.ru

Разработчики схем, перед которыми возникает задача тестопригодного проектирования (DFT) для граничного сканирования (ТПГС), нередко испытывают затруднения в связи с некоторыми аспектами этой проблемы, определяемыми файлами BSDL.

Основные принципы ТПГС изложены мною в статьях [ПЭ. 2008. № 1] и [ПЭ. 2008. № 7], где было, в частности, подчеркнуто, что тестопригодность следует планировать на этапе проектирования схем, принимая в расчет разнообразные факторы, порой не имеющие никакого отношения к функционированию схемы и поэтому плохо знакомые или совсем неизвестные разработчику схемы. Там же были даны основные определения и сформулированы базисные практические методы ТПГС, которым необходимо следовать для обеспечения ожидаемого или приемлемого уровня тестопригодности схемы, в частности — необходимость тщательного соблюдения условий активизации ГС-режима, определяемых атрибутом COMPLIANCE_PATTERNS и/или Design_ Warning в файлах BSDL ИС схемы.

На рис. 5 в [ПЭ. 2008. № 1] приведены лишь два примера обеспечения ГС-режима в связи с указанным атрибутом, в этой колонке мы добавим еще несколько примеров. Для начала следует отметить, что если соответствующий фрагмент файла BSDL выглядит как:

attribute COMPLIANCE_PATTERNS of example1: entity is “(Pin_Name) (1)”;

То это означает, что для ввода ИС в ГС-режим необходимо удерживать на контакте Pin_Name значение «лог. 1». Здесь важно иметь в виду, что эти контакты совсем необязательно работают на уровне напряжений контроллера ТАР, так что напряжения, определяющие «лог. 1», для такого контакта и собственно схемы ТАР могут существенно отличаться. Например, ТАР может работать на уровне напряжений 3,3 В, тогда как контакт Pin_Name — на уровне напряжений 1,8 В, так что напряжение «лог. 1» для него совсем не соответствует напряжению «лог. 1» для ТАР.

Определенные условия обеспечения ГСрежима существуют, в частности, для семейств FPGA фирмы Xilinx (XC4000, XC5000, XCS-Spartan и др.), о чем кратко упоминалось в [ПЭ. 2008. № 1]: если FPGA не конфигурирован, следует удерживать на контакте /INIT постоянное значение «лог. 0», тем самым блокируя его возможное конфигурирование. Что касается контакта /PROG, на нем следует удерживать постоянное значение «лог. 1», предварительно хотя бы однажды перебросив этот сигнал в «лог. 0»; при удержании «лог. 0» на этом контакте команда EXTEST [ПЭ. 2007. № 6] работать не будет. Для последующих версий семейства Spartan (3, 3А, 3Е) условие относительно «лог. 0» на контакте /INIT отсутствует, зато для ИС семейства Virtex на этом контакте следует удерживать «лог. 1», и, к тому же, появились новые условия: например, удерживать на контакте PWRDWN_B постоянное значение «лог. 1» и некоторые другие.

Несмотря на требование ГС-стандарта IEEE 1149.1 о том, чтобы все контакты ввода/ вывода (КВВ) ИС были полностью управляемы со стороны РГС, не для всех ИС фирмы Altera это требование соблюдено. КВВ некоторых из них (в частности, EPM7128ATC) остаются в конфигурированном состоянии (например, с открытым коллектором) и после активизации ГС-режима, что приводит к неполному соответствию поведения КВВ его описанию в файле BSDL. Простейшим решением этой проблемы является предварительное стирание содержимого ИС Altera перед выполнением ГС-тестов межсоединений или кластерных тестов [ПЭ. 2007. № 8].

Все ИС семейств Flex 10X, Flex 6000 и некоторых других фирмы Altera безусловно поддерживают ГС-режим как до, так и после конфигурирования, однако не поддерживают его в процессе конфигурирования. Чтобы исключить нежелательное начало процесса программирования ИС, на контакте nCONFIG таких ИС следует удерживать «лог. 0».

Не обходятся без определенных условий активизации ГС-режима и микропроцессоры фирмы Freescale. Одно из них, достаточно сложное — для ИС МРС860, приведено на рис. 5 в [ПЭ. 2008. № 1]. Другим примером может служить ИС МРС8260, файл BSDL которой по какой-то причине не содержит следующего обязательного условия: до начала ГС-тестирования и в его процессе на контакте /PORESET следует удерживать «лог. 1». Для других ИС этой фирмы — это удержание контактов TEST_MODE (для MPC8321) или DFT_TEST (для MSC8144) в «лог. 0», либо контактов LSSD_MODE_L и TEST_SEL_L в «лог. 1» — для МРС8548, и эти условия определены в соответствующих файлах BSDL.

Весьма своеобразны условия активизации ГС-режима у ИС DSP фирмы Texas Instruments (TI). Микросхемы семейства TMS320C6202, к примеру, работают в двух режимах механизма ГС — эмуляции и собственно граничного сканирования (Boundary-Scan mode). Если на контактах EMU0 и EMU1 этих ИС удерживать «лог. 1», ИС входит в режим эмуляции, а регистр команд РК структуры ГС [ПЭ. 2007. № 6] имеет длину 8 бит. При удержании на этих контактах «лог. 0» DSP переходит в ГС-режим, а длина РК становится равной 4 битам, как и определено в файле BSDL. Из этого файла, однако, не следует, что, вдобавок к указанному условию, на контакте /TRST должен быть обеспечен переход из «лог. 1» в «лог. 0» и обратно в «лог. 1», а само вхождение DSP в ГС-режим требует хотя бы одного импульса ТСК.

Условия активизации ГС-режима для ИС TMS320C6202 в связи с контактами EMU0 и EMU1 ни в коем случае не являются общими нидлявсехDSPфирмыTI,ни дажедля сходных семейств ИС. Например, для TMS320VC5441 контакты EMU0 и EMU1/OFF также задают ГС-режим, однако на прямо противоположных условиях: при удержании на этих контактах «лог. 1» посредством двух раздельных подтягивающих резисторов 4,7 кОм, подключенных к напряжению DVDD ИС. Вхождение в ГС-режим происходит при переключении сигнала /TRST с «лог. 0» на «лог. 1».

Другое семейство MSP430 фирмы TI — это 16-разрядные RISC-микроконтроллеры (с сокращенным набором команд), с развитой периферией и сверхнизким энергопотреблением. Это семейство включает в себя множество ИС, часть из которых содержит встроенную флэш-память. Несмотря на то, что ни один из элементов этого семейства не является полностью ГС-совместимым, некоторые из них, тем не менее, содержат ГС-порт, предназначенный как для прожига флэш-памяти, так и для отладки программного обеспечения. Для этого применима, к примеру, система ScanExpress фирмы Corelis [ПЭ. 2008. № 2], если при проектировании схемы, содержащей элементы семейства MSP430, учтены следующие ограничения:

• Микроконтроллер MSP430 должен быть первым в ГС-цепочке, иначе говоря, контакт TDI этой ИС следует подключить к разъему ГС-тестера.
• Перед началом прожига флэш-памяти сигнал сброса микроконтроллера следует переключить для приведения ИС в исходное состояние. Это можно выполнить, к примеру, подключив контакт сброса ИС к внешнему контакту системы ScanExpress, предназначенному для управления разрешением записи (/WE) флэш-памяти, или же выполнив сброс ИС вручную.

Необычным условием активизации ГСрежима для ИС 64474/64475/64574/64575 фирмы IDT является необходимость поддержания активного внешнего синхросигнала на контакте MASTERCLOCK наряду с выполнением стандартно описанных условий:

аttribute COMPLIANCE_PATTERNS of RC64474: entity is “(JTAG32, VCCOK, RESET) (000)”;

Эти условия выполняются подключением контакта JTAG32 к резистору «на массу» и обеспечением «лог. 0» на контактах VCCOK и RESET.

В некоторыхслучаях приходится сталкиваться с ситуациями, когда поставщик ИС в файле BSDL или в технической документации отмечает, что данная ИС поддерживает ГС-стандарт IEEE 1149.1 лишь частично, и дает описание того, какая именно частичная поддержка имеет место. Это, конечно, лучше, чем ничего, однако следует иметь в виду, что решительно всесистемы разработки ГС-тестов (см. [ПЭ. 2008.№ 2] и [ПЭ. 2008. № 3]) в автоматическом ре-жиме поддерживают только такие ИС, которыеимеют 100%-ное соответствие со стандартом.Поэтому включение в ГС-цепочки любых эле-ментов с частичным соответствием ГС-стан-дарту требует того или иного (в зависимостиот типа отклонения от стандарта) ручноговмешательства в процесс получения ГС-теста,а также неизбежно ухудшает уровень тестовогопокрытия для схемы в целом.

Примером такой ИС является акселера-тор КВВ PCI-9030 фирмы PLX Technology.Описанное отклонение от ГС-стандарта за-ключается в том, что при выполнении ко-манды BYPASS в регистр обхода РО на фазеCapture-DR захватывается «лог. 1», а не «лог. 0»,как того требует стандарт [ПЭ. 2007. № 6].Проблема здесь возникает только при гене-рации теста межэлементных связей схемы,так что в исходных данных для такого тестаэту ИС следует ввести в режим обхода, сде-лав соответствующую пометку в описанииструктуры ГС-цепочки. При этом, конечно,ни один КВВ данной ИС в тесте межэлемент-ных связей схемы не участвует.

Автор хотел бы еще раз подчеркнуть,что условия активизации ГС-режима, оп-ределяемые атрибутами COMPLIANCE_PATTERNS и/или Design_Warning в фай-лах BSDL, следует принимать во вниманиена этапе проектирования схемы, вычитываяэти данные из соответствующих файловBSDL: они присутствуют там почти всегда(хотя есть и исключения). Необходимо такжезаботиться о том, чтобы эти условия моглибыть выполнены при проведении ГС-тестадля ПП. Излишне упоминать, что управле-ние этими условиями для ИС ГС-цепочкидолжно быть абсолютно независимо от ини-циализации самой этой ГС-цепочки схемы.Иными словами, рассмотренные выше ус-ловия ГС-активизации должны либо опре-деляться как постоянные (например, подтя-гивающими резисторами или резисторами,подключенными «на массу»), либо зада-ваться внешними по отношению к тестиру-емой ПП аппаратными средствами (пере-ключателями, перемычками и т. д.), либо жестимулироваться по ГС-каналам из другойГС-цепочки, находящейся на тестируемой ПП или на соседней с нею ПП в том же блоке. В сложных ситуациях такого рода всегда можно получить консультацию на сайте www.JTAG-Test.ru/Contacts.

В заключение приведу примерный список вопросов, которые должен задать себе разработчик ГС-тестопригодной схемы, анализирующий файлы BSDL применяемых в его схеме ИС:

• Как создан файл BSDL — автоматически или вручную, и как он тестировался (синтаксис, семантика, верификация схемы ГС)?
• Является ли соответствие ГС-структуры данной ИС стандарту 1149.1 полным или только частичным?
• Существуют ли условия активизации ГСрежима данной ИС, все ли они упомянуты в файле BSDL, соблюдены ли они в схеме?
• Тестирована ли максимальная гарантированная разработчиком ИС частота ТСК, приведенная в файле BSDL, или только формально внесена в текст файла?
• Описаны ли в файле BSDL необязательные команды CLAMP и HIGHZ, можно ли будет обеспечить тестопригодность схемными средствами в отсутствие этих команд?
• Снабжены ли ИС необязательным контактом асинхронного сброса/TRST, и если да, то предприняты ли в схеме необходимые меры против самовозбуждения ГС-цепочки [ПЭ. 2008. № 1]?
• Являются ли ГС-управляемыми все сигналы, участвующие в тестировании схемы, и не возникает ли при этом схемных противоречий?
• Являются ли ГС-управляемыми дифференциальные цепи, имеется ли поддержка в стандарте 1149.6 для LVDS-цепей, содержащих развязывающие конденсаторы [ПЭ. 2008. № 4]?