Подписка на новости

Опрос

Нужны ли комментарии к статьям? Комментировали бы вы?

Реклама

 

2017 №12

Реализация Verilog-проектов в базисе ПЛИС Altera с применением синтезатора Yosys+

Городков Павел  
Строгонов Андрей  

В статье продемонстрированы возможности программного инструмента с открытым кодом для Verilog-синтеза Yosys (разработчик Clifford Wolf, версия 7.0) в базис индустриальных ПЛИС Intel FPGA (Altera) с применением САПР Quartus II.

Статьи последних номеров доступны только в печатном варианте. Вы можете приобрести свежие номера журнала «Компоненты и технологии» в свободной продаже или заказать в редакции. Извините за доставленные неудобства.

Другие статьи по данной теме:

Сообщить об ошибке