Подписка на новости

Опрос

Нужны ли комментарии к статьям? Комментировали бы вы?

Реклама

 

2012 №3

ПЛИС типа ППВМ: от 2D к 3D

Быстрицкий Алексей  
Мотылев Максим  
Небольсин Валерий  
Строгонов Андрей  

Цель статьи — показать эволюционные изменения, которые происходят в трассировочных ресурсах при переходе от 2D к 3D ПЛИС, и какой выигрыш от этого может быть получен. Схемотехнические решения в трассировочных ресурсах и алгоритмы программирования электрических соединений являются важнейшими ноу-хау разработчиков индустриальных ПЛИС.

Введение

Кросс-бары (коммутаторы, маршрутизаторы) обеспечивают бесконфликтную параллельную передачу информации с множества Y-входов на множество Z-выходов, но имеют большую аппаратную избыточность, и применение их ограничено созданием коммутационных систем небольшой размерности (рис. 1 и 2). Мультиплексор с полной коммутацией наиболее гибок, однако его недостатком является большое количество ключей коммутации с соответствующим числом конфигурационной памяти.

 Мультиплексор с полной коммутацией (кросс-бар)

Рис. 1. Мультиплексор с полной коммутацией (кросс-бар)

 Определение мультиплексора с полной коммутацией 4 входа × 4 выхода

Рис. 2. Определение мультиплексора с полной коммутацией 4 входа × 4 выхода (8 управляющих сигналов) на мультиплексорах 4 в 1

2D индустриальные ПЛИС

Под индустриальными ПЛИС будем подразумевать различные архитектуры ПЛИС, которые выпускают зарубежные фирмы (например, хорошо известные в России Altera, Xilinx и малоизвестные, такие как SiliconBlue Technologies Corporation (http://www.SiliconBlueTech.com) и Tabula (http://www.tabula.com)) для массовых коммерческих применений, а под академическими ПЛИС — разрабатываемые в ведущих учебных центрах (например, Университет Торонто и Университет Британской Колумбии в Канаде, а также Университет штата Нью-Йорк в Стоуни-Брук, Массачусетский технологический институт и Калифорнийский технологический институт в США).

ПЛИС типа ППВМ фирмы Altera серии FLEX10K и FLEX6K по зарубежной классификации можно рассматривать как полуиерархические. Серии APEX — иерархической архитектуры с многоуровневой структурой трассировочных каналов, в которых верхний уровень иерархии представляет непрерывные (несегментированные) длинные линии (FastTrack — длинное непрерывное межсоединение в трассировочном канале), распространяющиеся через весь кристалл, половину и четверть кристалла по вертикальным и горизонтальным направлениям. ПЛИС с FastTrack иногда называют строковыми ПЛИС. Большинство же других коммерческих архитектур ПЛИС типа ППВМ по технологии СОЗУ (например, ПЛИС фирмы Xilinx серии Virtex) имеет одноуровневую структуру, когда кластеры из логических блоков окружены с четырех сторон межсоединениями горизонтальных и вертикальных трассировочных каналов, равномерно распределенных по всей площади кристалла.

На рис. 3 представлен фрагмент индустриальной ПЛИС типа ППВМ серии FLEX 8K компании Altera с многоуровневой структурой [1]. Подключение кластера из восьми логических элементов (ЛЭ) с 4-входовыми LUT с числом входов 24 к горизонтальному трассировочному каналу из 168 межсоединений осуществляется с помощью соединительного блока (мультиплексора частичной коммутации 168 входов × 24 выхода (разреженный коммутатор на 1/12)). Каждая строка (FastTrack) из канала может быть скоммутирована дважды на входы кластера. Внутри кластера коммутация межсоединений осуществляется с помощью мультиплексоров полной коммутации. ПЛИС серии FLEX 8K имеют несегментируемую трассировочную структуру.

 Частичная и полная коммутация в индустриальной ПЛИС

Рис. 3. Частичная и полная коммутация в индустриальной ПЛИС типа ППВМ серии FLEX 8K компании Altera

На рис. 4 показано подключение кластера из базовых логических элементов (BLE) к горизонтальным и вертикальным трассировочным каналам (WX = WY) в ПЛИС с одноуровневой структурой межсоединений (академическая ПЛИС с симметричной структурой, известная как ПЛИС с островковой структурой (Island-style)) с помощью мультиплексоров частичной коммутации [2]. Подключение входов/выходов кластера к трассировочным каналам осуществляется с четырех сторон. Трассировочные каналы сегментируются маршрутизаторами (матрица переключателей) типа Disjoint с коэффициентом разветвления FS = 3. В ПЛИС Stratix III используется трехсторонняя, а в ПЛИС Virtex — двусторонняя коммутация кластера к трассировочным каналам.

 Подключение кластера к трассировочным каналам

Рис. 4. Подключение кластера к трассировочным каналам в ПЛИС с одноуровневой структурой межсоединений (академическая ПЛИС)

В ранних сериях ПЛИС типа ППВМ преимущество отдавалось использованию сегментов межсоединений короткой длины, а длинные линии набирались из коротких межсоединений, разделенных между собой электронными ключами (проходные транзисторы или буферы с третьим состоянием). Это приводило к возрастанию задержек распространения сигналов в длинных линиях за счет внесения паразитных сопротивлений и емкостей проходными транзисторами.

В современных индустриальных ПЛИС, например в ПЛИС XC5200 фирмы Xilinx, используется шесть уровней межсоединений в трассировочных ресурсах [3]: 1 — короткие линии (X1, длина сегментации межсоединений в одну глобальную трассировочную матрицу (GRM)); 2 — линии двойной длины (X2, длина сегментации через одну GRM); 3 — прямые соединения (direct connects) между кластерами (VersaBlock) из логических блоков без захода в GRM; 4 — длинные/глобальные линии, простирающиеся через весь кристалл, по ним передаются глобальные сигналы сброса/установки; 5 — локальная матрица межсоединений (LIM, входные коммутаторы для подключения кластера VersaBlock); 6 — вспомогательные межсоединения для логических ячеек (LC) в кластере (TS, коммутаторы на входы LC). ПЛИС Lattice ORCA IV серии содержит 23% X1, 70% X6 и 7% длинных линий в половину кристалла. ПЛИС Xilinx серии Virtex-4 содержит 22% X1, 66% X6 и 13% X24 длинных линий в горизонтальных и вертикальных направлениях.

 Уровни межсоединений в трассировочных ресурсах ПЛИС XC5200 фирмы Xilinx

Рис. 5. Уровни межсоединений в трассировочных ресурсах ПЛИС XC5200 фирмы Xilinx

Прямые соединения имеют наименьшую задержку распространения сигнала и эффективны для реализации быстрых арифметических модулей, обладающих большим числом локальных соединений, критичных по скорости. Длинные линии предназначены для больших разветвлений по выходу и эффективны для реализации шин в проектах пользователя.

В настоящее время современные индустриальные ПЛИС типа ППВМ серии Stratix фирмы Altera и Virtex фирмы Xilinx имеют сегментируемую трассировочную структуру c использованием однонаправленных межсоединений (unidirectional). В архитектуре ПЛИС семейства Stratix компании Altera соединения между кластерами, TriMatrix памятью, DSP-блоками и элементами ввода/вывода (ЭВВ) осуществляются с помощью сети многоканальных межсоединений MultiTrack на основе технологии DirectDrive. Детерминированная технология маршрутизации DirectDrive гарантирует идентичные соединительные ресурсы для любой реализуемой булевой функции, независимо от ее месторасположения на кристалле ПЛИС, что обеспечивается на основе однонаправленных межсоединений и мультиплексорных структур типа single-driver. Каждая связь в пределах канала управляется единственным источником сигнала и впоследствии может быть выбрана мультиплексором.

Многоканальные соединения представляют собой непрерывный, оптимизированный набор шин различной длины и скорости, они используются для меж- и внутриблоковой разводки и распространяются на фиксируемое расстояние. Например, горизонтальный канал R20 является самым быстрым каналом, который распространяется через 20 кластеров, а R4 обладает наивысшей трассировочной способностью. Существуют и вертикальные трассировочные каналы C4 и C12, цепи ускоренных цепочечных переносов, цепи для обеспечения общеарифметических операций, регистерные цепи. Указанные цепи, как правило, объединяют в вертикальные трассировочные каналы.

Существуют цепи глобальной синхронизации ПЛИС, которые работают совместно с блоками аналоговой фазовой автоподстройки частоты (PLL, Altera). Так, в передовых зарубежных ПЛИС может находиться до 12 таких устройств, есть также блоки цифровой автоподстройки по задержке (DLL, Xilinx). PLL и DLL должны обеспечивать синфазность синхроимпульсов во всех точках кристалла, которые необходимы при работе ПЛИС на частотах свыше 200 МГц. Цепи глобальной синхронизации ПЛИС обычно включают в трассировочные каналы.

В индустриальных ПЛИС используется технология wafer-level-processed stacked package с интеграцией на уровне коммутационной платы. Фирма Xilinх совместно с TSMC разработала новейшую серию ПЛИС FPGA (функциональная емкость — 2 млн эквивалентных вентилей) Virtex-7 на основе интеграции на уровне коммутационной Si-пластины (рис. 6). Кристаллы Virtex-7 реализуются по технологии 28 нм, а межсоединения кристаллов выполняются в коммутационной Si-пластине с помощью хорошо отработанного 65-нм технологического процесса с четырьмя слоями металлизации. Это обеспечивает десятки тысяч межсоединений, высокую пропускную способность и малое время задержек распространения сигналов [4].

 3D ПЛИС FPGA серии Virtex-7 фирмы Xilinx

Рис. 6. 3D ПЛИС FPGA серии Virtex-7 фирмы Xilinx с использованием комбинированных технологий: монтаж методом перевернутого кристалла в BGA-корпус; интеграция кристаллов на уровне кремниевой пластины по технологии 65 нм; TSV-технология; 28-нм КМОП технологический процесс

3D академические ПЛИС

3D-интеграция позволяет снизить нагрузку на межсоединения, снизить мощность потребления и уменьшить задержки в межсоединениях. На рис. 7 показана концепция создания 3D ПЛИС по технологии стекирования (штабелирования, «этажерки») кристаллов [5]. За основу взята одноуровневая структура ПЛИС типа ППВМ. Конфигурационная память ПЛИС (ячейки СОЗУ) располагается в отдельном кристалле, трассировочные ресурсы (маршрутизаторы SB и соединительные блоки CB) — в другом, матрица логических блоков (LB) — в самом нижнем кристалле.

 Концепция создания 3D ПЛИС

Рис. 7. Концепция создания 3D ПЛИС по технологии стекирования кристаллов

В 3D ПЛИС необходима интеграция функциональных блоков, таких как маршрутизаторы и соединительные блоки из 2D ПЛИС. В [6] предлагается модель коммутации трассировочных ресурсов под названием «фабрика маршрутизации», которая предполагает наличие матрицы из блоков маршрутизации (RB), при этом каждый из блоков маршрутизации связан со своим логическим блоком (рис. 8). Конфигурационная память располагается в кристаллах 1 и 2, матрица из блоков маршрутизации (RB) — между кристаллами 1 и 2, а матрица с кластерами из логических блоков (LB) — в самом нижнем кристалле. Матрица из блоков маршрутизации покрыта горизонтальными и вертикальными трассировочными каналами, межсоединения в которых сегментируются через 1 (X1) или 2 (X2) RB (рис. 9 и 10).

 Концепция «трассировочной фабрики»

Рис. 8. Концепция «трассировочной фабрики» для создания 3D ПЛИС по технологии стекирования кристаллов

 Матрица из блоков маршрутизации (RB)

Рис. 9. Матрица из блоков маршрутизации (RB) и горизонтальные и вертикальные трассировочные каналы в модели «трассировочная фабрика»

Подключение межсоединений с длиной сегментации в один или два RB к матрице RB

Рис. 10. Подключение межсоединений с длиной сегментации в один или два RB к матрице RB

На рис. 11а показана концепция создания 3D ПЛИС с использованием 3D-маршрутизаторов [7]. LUT, входящие в состав логических блоков, подсоединяются к горизонтальным и вертикальным трассировочным каналам с четырех сторон. Межкристальные соединения осуществляются с помощью 3D-маршрутизаторов. Коэффициент объединения по входу/выходу для соединительных блоков FC = W, а коэффициент разветвления межсоединений в маршрутизаторе FS = 5. Число межкристальных соединений составляет 15–20% от общего числа межсоединений в 3D ПЛИС логической емкостью 20K при числе кристаллов от 2 до 4 [7].

Концепция создания 3D ПЛИС на основе технологии стекирования кристаллов

Рис. 11. Концепция создания 3D ПЛИС на основе технологии стекирования кристаллов: а) 3D-маршрутизаторов; б) MIT-архитектуры

На рис. 11б представлено дальнейшее развитие концепции создания 3D ПЛИС с использованием 3D-плитки (3D-маршрутизатор с локальными трассировочными ресурсами для подключения кластера), разработанной в Массачусетском технологическом институте (MIT) США [89]. «Плитка» представляет собой конфигурируемый логический блок (CLB), как у ПЛИС серии Virtex II фирмы Xilinx, и состоит из четырех секций (Slice), объединенных локальной матрицей коммутации, которая непосредственно связана с 3D-маршрутизатором с возможностью межкристальной коммутации (Inter-strata via) [9].

Однако 3D-маршрутизаторам присущи недостатки: требуется большее число ключей на n-МОП транзисторах и конфигурационных ячеек памяти СОЗУ. Есть и преимущества: они позволяют существенно снизить ширину трассировочного канала по сравнению с 2D ПЛИС, что приводит к увеличению логической емкости ПЛИС, уменьшить задержки распространения сигналов, особенно в длинных линиях, и снизить мощность потребления.

На рис. 12 показано соединение трех кристаллов в стековую структуру с помощью оригинальной технологии FaStack фирмы Tezzaron (http://www.tezzaron.com). Такое соединение можно рассматривать как истинную 3D-интеграцию. Используется стандартный КМОП технологический процесс с пятью слоями медной металлизации для реализации внутренних межсоединений и изоляцией активных структур мелкими канавками.

3D ПЛИС типа ППВМ на основе технологии FaStack фирмы Tezzaron

Рис. 12. 3D ПЛИС типа ППВМ на основе технологии FaStack фирмы Tezzaron

Два нижних кристалла соединяются «лицом к лицу» посредством контактных площадок, причем на обратной стороне второго кристалла также сформированы контактные площадки. Контактные площадки располагаются по всей площади кристалла, а не только по периферии, как у обычных 2D-кристаллов. Третий кристалл (верхний) присоединяется к обратной стороне второго кристалла «лицом вниз». На обратной стороне третьего кристалла формируется контактная площадка из алюминия для подключения периферийных устройств, например микромеханического датчика. Рассмотрим кристалл 2. Сквозной межслойный контакт (Super-Contact, патентованное название фирмы Tezzaron, или Through-Silicon Vias, TSV) соединяет первый уровень межсоединений (топологический слой — металл M1) c контактными площадками, расположенными с обратной стороны пластины.

Перечислим недостатки 3D ПЛИС, присущие и 3D БИС: переходные отверстия через кремний (TSV; употребляется также термин Inter-strata via, если TSV играет роль межкристального соединения) оказывают существенное влияние на систему питания и температурный режим многослойной структуры БИС. Трудно рассчитать, в каком месте переходные отверстия должны быть сформированы и как они будут влиять на систему питания и температурный режим; нет пока ответов на вопросы, связанные с методами соединения кристаллов, количеством оптимальных кристаллов в структуре, тепловыми условиями в многослойной структуре, методами тестирования и т. д.

3D академические ПЛИС на основе нанотехнологий. 3D NRAM ПЛИС

Рассмотрим один из вариантов реализации ПЛИС типа ППВМ с использованием памяти на углеродных нанотрубках и КМОП технологического процесса, который можно отнести к псевдо-3D ПЛИС. Развивающаяся американская компания Nantero (http://www.nantero.com) активно занимается разработкой новой технологии создания энергонезависимой оперативной памяти NRAM (Nanotube-based Random Access Memory) на основе углеродных нанотрубок. Такая память сочетает в себе лучшие качества запоминающих устройств — дешевизну (DRAM) и энергонезависимость (флэш-память), а также будет обладать высокой стойкостью к воздействию температуры и магнитных полей.

В предложенной архитектуре кристаллов слой нанотрубок наносится на подложку. Затем методом обычной литографии на нем вычерчивают электрические контакты, соединенные друг с другом толстыми лентами из нанотрубок. Электрический заряд небольшой силы, возникающий на нижней подложке, притягивает к последней группу нанотрубок, расположенных над ней. Далее притянутые нанотрубки удерживаются в таком состоянии под действием сил Ван-дер-Ваальса до появления следующего электрического заряда. Благодаря такому устройству свисающие нанотрубки могут играть роль битов памяти: поднятое состояние — «лог. 0», опущенное — «лог. 1». Так как в каждом отдельном переходе между указанными состояниями участвует несколько десятков нанотрубок, создается избыточность, предохраняющая систему от случайных потерь информации. В замкнутом и разомкнутом состояниях система из нанотрубок имеет различное электрическое сопротивление, за счет чего возможно считывание информации.

В настоящее время специалистами Nantero уже создан работающий прототип массива NRAM. Компания Nantero сообщила об изготовлении и тестировании памяти на основе углеродных нанотрубок, произведенной по 22-нм технологическому процессу. Представители компании заявляют, что 22-нм NRAM-память может быть изготовлена на оборудовании, предназначенном для производства микропроцессоров по КМОП-технологии. Технологический процесс Nantero разрабатывала совместно с корпорацией LSI Logic (http://www.lsilogic.com), что и обеспечило совместимость с уже существующим оборудованием, которое требует лишь незначительной модификации.

Традиционные реконфигурируемые архитектуры, к которым относятся ПЛИС типа ППВМ, поддерживают только частичное динамическое реконфигурирование или крупнозернистую мультиконтекстную реконфигурацию и не позволяют использовать мелкозернистое логическое временное сворачивание (упаковку логики). Предположим, что необходимо реализовать булеву функцию на LUT (рис. 13). Для традиционных реконфигурируемых архитектур потребуется n-LUT, а следовательно, n-ЛЭ. Для временного сворачивания потребуется лишь 1 ЛЭ с памятью NRAM для временного хранения значений LUT: LUT-1 в первом цикле, LUT-2 во втором цикле и т. д.

Граф связанности LUT для реализации булевой функции в одном макроблоке (MB1)

Рис. 13. Граф связанности LUT для реализации булевой функции в одном макроблоке (MB1). Первый уровень упаковки логики

На рис. 14 показан граф связанности 10 LUT для реализации заданной булевой функции. Логическое сворачивание может быть произведено на различных уровнях разбиения схемы. Четырех ЛЭ, входящих в макроблок, достаточно, чтобы построить граф связанности 10 LUT, реализующий некую произвольную булеву функцию за несколько временных циклов (рис. 13). На рис. 14 показан второй уровень сворачивания рассматриваемого графа, но уже с использованием двух макроблоков. В первом случае для четырех уровней вложенности необходимо большее время вычислений, во втором для двух уровней нужно меньшее время, но большее число ЛЭ.

Граф связанности LUT для реализации булевой функции c помощью двух макроблоков

Рис. 14. Граф связанности LUT для реализации булевой функции c помощью двух макроблоков (MB1 и MB2). Второй уровень упаковки логики

В основе ПЛИС NATURE (hybrid CMOS/ NanoTUbe REcon?gurable architecture, NATURE) типа ППВМ лежит одноуровневая структура межсоединений (рис. 15). Для достижения компромисса «задержка распространения сигнала/площадь кристалла» используются L-1, L-4 и длинные линии, пересекающие весь кристалл. Предполагается, что используется 100-нм КМОП технологический процесс, поэтому длина нанотрубок будет составлять 100 нм. Время реконфигурации одной LUT — 160 пс, что значительно меньше времени задержки распространения сигнала в трассировочных ресурсах обычных ПЛИС [10].

S1 маршрутизатор межсоединений L-1 с длиной сегментации в 1 SMB;

Рис. 15. S1 маршрутизатор межсоединений L-1 с длиной сегментации в 1 SMB; S2 маршрутизатор межсоединений L-4 с длиной сегментации в 4 SMB (Switch matrix — локальная матрица коммутации межсоединений, организует внутреннюю связь между MB и подключает входы/выходы SMB к горизонтальным и вертикальным трассировочным каналам c помощью соединительных блоков)

Логический блок содержит локальную матрицу межсоединений и супермакроблок (рис. 16). Соседние супермакроблоки связаны между собой прямыми межсоединениями (Direct link). Используется двухуровневая архитектура кластера (супермакроблока). Кластер состоит из четырех макроблоков. Каждый макроблок состоит из четырех логических элементов (ЛЭ, LE). ЛЭ — это 4-входовая LUT и программируемый триггер. Для конфигурации ЛЭ требуется 17 бит конфигурационной NRAM-памяти, которые считываются последовательно. NRAM-память, входящая в состав ЛЭ, занимает приблизительно 21% от площади макроблока при использовании 100-нм КМОП-технологии. До начала работы ПЛИС конфигурационные данные в NRAM перезагружаются из внешней памяти [10].

а) Макроблок (MB)

Рис. 16. а) Макроблок (MB)

б) Супермакроблок (SMB) ПЛИС с энергонезависимой оперативной памятью NRAM на основе углеродных нанотрубок

Рис. 16. б) Супермакроблок (SMB) ПЛИС с энергонезависимой оперативной памятью NRAM на основе углеродных нанотрубок

Программируемый коммутатор 12×4 (соединительный блок) подключает входы/выходы и выходы (комбинационный и регистерный) от трех соседних ЛЭ в макроблоке к входам ЛЭ. Для программирования коммутатора требуются 48 бит памяти СОЗУ, которые перезагружаются из энергонезависимой реконфигурируемой NRAM-памяти. Емкость блока NRAM-памяти макроблока — 65 бит.

Кластер состоит из 16 ЛЭ. Входами каждого из макроблоков являются 16 сигналов из локальной матрицы коммутаций и 32 выхода четырех макроблоков в кластере, которые объединяются во внутрикластерную локальную шину и подключаются к локальной матрице. В кластере используются коммутаторы 48×16.

В качестве альтернативы можно рассмотреть серию Tabula (http://www.tabula.com) компании Abax — псевдо-3D ПЛИС, работающие как восемь стекированных кристаллов. По оценкам разработчиков Tabula, ее кристаллы более чем в три раза меньше по плоскости, чем эквивалентные ПЛИС, что делает их в пять раз дешевле при производстве, при этом они имеют удвоенную плотность логики и почти в четыре раза более высокую производительность. Как и в случае с ПЛИС типа ППВМ, ПЛИС компании Tabula содержат множество идентичных базовых логических блоков, которые могут быть запрограммированы на выполнение любой нужной логической функции. Встроенная память ПЛИС хранит конфигурацию слоев, на которые он переключается. Однако энергопотребление таких ПЛИС будет относительно высоким.

3D-мемристорные (CMOL FPGA, mrFPGA) ПЛИС

Рассмотрим один из вариантов реализации ПЛИС типа ППВМ на основе энергонезависимой резистивной памяти. Мемристор (от англ. memristor: memory — память, resistor — электрическое сопротивление) — это пассивный элемент в микроэлектронике, способный изменять свое сопротивление. Он может быть описан как двухполюсник с нелинейной вольт-амперной характеристикой, обладающий гистерезисом.

Теория мемристора была создана в 1971 году профессором Леоном Чуа. Он установил отношения между интегралами по времени силы тока, протекающего через элемент, и напряжения на нем. Долгое время мемристор считался теоретическим объектом, который нельзя построить. Однако лабораторный образец мемристора был создан в 2008 году коллективом ученых во главе с Р. С. Уильямсом в исследовательской лаборатории фирмы Hewlett-Packard.

Мемристор представляет собой двустороннюю и двухслойную структуру. Работа устройства обеспечивается за счет химических превращений в тонкой (5 нм) двухслойной пленке двуокиси титана. Слои из оксида титана зажаты между двумя металлическими электродами перемычкой. Один слой оксида титана покрыт кислородными вакансиями, что делает его полупроводником, соседний слой этого покрытия не имеет и играет роль изолятора.

С одним слоем оксида титана, имеющим в обычных условиях свойства изолятора, память переключается в выключенное состояние. Когда к перемычке прикладывается напряжение, кислородные вакансии переходят в слой оксида титана без специального покрытия, и устройство переключается во включенное состояние. Аналогично, при изменении направления тока кислородные вакансии возвращаются обратно, и устройство выключается. Время переключения мемристора из одного состояния в другое составляет около 50 нс.

Эту реализацию мемристора следует отнести к классу наноионных устройств. Сопротивление мемристора можно существенно (на три порядка) изменять, пропуская через него ток. Изменение сопротивления эквивалентно переключению между единичным и нулевым состоянием, что и наделяет новый элемент свойством памяти. Энергия затрачивается только в момент переключения.

Наблюдающееся в мемристоре явление гистерезиса позволяет использовать его в качестве ячейки памяти. Блоки СОЗУ могут быть более емкими и быстрыми, чем флэш-память. Их умение запоминать заряд позволит отказаться от загрузки системы. В памяти компьютера, отключенного от питания, будет храниться его последнее состояние. Его можно будет включить и начать работу с того места, на котором остановился. Это же свойство позволит отказаться от некоторых компонентов современного ПК, что даст возможность сделать компьютеры меньше и дешевле. HP предполагает, что в 2012 году мемристорами начнут заменять флэш-память, а в 2014–2016 гг. — оперативную память и жесткие диски. За последние три года фирма HP накопила около 500 патентов по мемристорам, которые охватывают резистивные ОЗУ, память с изменением фазы и другие виды двухвыводных приборов памяти.

На рис. 17 представлен фрагмент мемристорной коммутационной матрицы емкостью 1К (нанокоммутатор) по совместимому КМОП технологическому процессу: Ag (верхний слой) и p-Si (нижний слой) — наноэлектроды и a-Si (аморфный) в качестве активного переключающего слоя; SiO2 — оксид на подложке; SOG — изоляционное стекло. На рис. 18 показано тестирование 400 бит информации с помощью специального программного обеспечения. Цвета на карте обозначают различные сопротивления точек коммутации в матрице в режиме ON [11].

Фрагмент мемристорной коммутационной матрицы емкостью 1 К (нанокоммутатор) по совместимому КМОП технологическому процессу

Рис. 17. Фрагмент мемристорной коммутационной матрицы емкостью 1 К (нанокоммутатор) по совместимому КМОП технологическому процессу: Ag (верхний слой) и p-Si (нижний слой) — наноэлектроды и a-Si (аморфный) в качестве активного переключающего слоя; SiO2 — оксид на подложке; SOG — изоляционное стекло

Тестирование 400 бит информации

Рис. 18. Тестирование 400 бит информации с помощью специального программного обеспечения

Интеграция нанокоммутатора в ПЛИС позволит обеспечить более эффективную маршрутизацию сигналов, что в конечном счете приведет к повышению логической емкости и быстродействия. В HP Labs новая технология фигурирует под названием «Программируемые межсоединения на базе нанопроводников» (Field Programmable Nanowire Interconnect, FPNI).

Гестерезисный резистивный переключатель, демонстрирующий нелинейную ВАХ, состоит из среды переключения (оксиды переходных металлов), зажатой между двумя электродами (бистабильный резистивный переключатель). Сопротивление переключателя зависит не только от приложенного напряжения (тока), но и от предыстории его программирования. Значения сопротивлений мемристора в режимах «Включено/Выключено» зависят от того, прошло ли напряжение программирования пороговое напряжение записи +Vth (0→1, состояние 1) или пороговое напряжение стирания –Vth (1→0, состояние 0) в предыдущем цикле операции (рис. 21) [1215].

Схематический профиль структуры

Рис. 21. Схематический профиль структуры и профиль, построенный с помощью просвечивающей электронной микроскопии

На рис. 19 показана концепция создания гибридных КМОП/молекулярных устройств, в том числе и ПЛИС (CMOL FPGA, CMOS + MOLecular electronics) типа ППВМ. CMOL ПЛИС, как и обычная ПЛИС типа ППВМ с симметричной структурой, состоит из «плиток».

Нанокоммутатор (а); б) приборная структура и ВАХ резистивного ключевого элемента

Рис. 19. Нанокоммутатор (а); б) приборная структура и ВАХ резистивного ключевого элемента с гистерезисным эффектом (в); г) КМОП-стек с нанокоммутатором; д) гибридная КМОП ПЛИС (CMOL FPGA); е) нескоммутированные элементы гибридной ПЛИС: базовая и триггерная ячейки; ж) реализация логического элемента 2 ИЛИ-НЕ и эквивалентные схемы двух наноприборов в состоянии ON, проходного ключа (Rpass) и межсоединения (Cwire)

Нижние нанопроводники связаны электрически с КМОП-структурой под местами пересечений. Верхним нанопроводникам отводится роль адресных линий, нижним — передачи данных. В центре «плитки» находится триггерная ячейка, окруженная 12 базовыми ячейками. Базовая ячейка состоит из инвертора и двух ключей на проходных транзисторах, которые подключены к строкам и столбцам системы адресации и передачи данных КМОП-структуры и имеют контакты с верхним (синяя точка) и нижним нанопроводниками (красная точка). В процессе конфигурации инверторы отключаются, и проходные транзисторы могут быть использованы для установки двоичных состояний каждого молекулярного устройства. Зеленой точкой обозначены молекулярные переключатели (наноприборы), синей точкой — вход, а красной — выход КМОП-инвертора.

Использование мемристоров в ПЛИС в качестве резистивной энергонезависимой памяти (Resistive Random-Access Memory, RRAM) значительно снижает задержки распространения сигналов в межсоединениях и позволяет сэкономить площадь кристалла, так как они располагаются в верхних слоях, над КМОП-логикой, что сравнимо с эффектом от использования 3D-технологии стекирования кристаллов. Программируемые трассировочные ресурсы обычных ПЛИС занимают 90% от всей площади ПЛИС, вносят 80%-ный вклад в задержки распространения сигналов, и свыше 95% потребляемой мощности приходится на коммутацию ключей в межсоединениях.

В работе [16] сообщается, что разработана новая архитектура mrFPGA ПЛИС типа ППВМ на основе мемристоров в программируемых соединительных блоках и маршрутизаторах и КМОП-совместимого технологического процесса. Это позволяет полностью отказаться от использования электронного ключа (n-МОП транзистор), управляемого ячейкой памяти СОЗУ (пяти- или шеститранзисторная ячейка памяти) по КМОП-технологии, в качестве коммутирующего элемента (рис. 20 и 21). Мемристор сформирован пересечением электродов из платиновой нанопроволоки, разделенных пленкой диоксида титана.

ПЛИС типа ППВМ на основе мемристоров

Рис. 20. ПЛИС типа ППВМ на основе мемристоров в маршрутизаторах (SB) и соединительных блоках (CB)

Заключение

Анализ представленных работ показывает, что непрерывное усовершенствование структуры трассировочных ресурсов КМОП 2D ПЛИС исчерпало свои возможности, а дальнейший рост логической емкости ПЛИС возможен путем использования стекирования кристаллов на основе TSV-технологии или путем перехода к новейшим достижениям нанотехнологии: нанотрубки в качестве реконфигурационной памяти ПЛИС или нанокоммутаторы (мемристорные структуры) в маршрутизаторах и соединительных блоках.

Работа выполнена при поддержке гранта №16.552.11.7048 Министерства Образования и Науки РФ.

Литература

  1. Lemieux G., Leventis P., Lewis D. Generating Highly-Routable Sparse Crossbars for PLDs // In ACM/SIGDA Int. Symp. on FPGA. 2000. Monterey, California, USA.
  2. Lemieux G., Lewis D. Using Sparse Crossbars within LUT Clusters // In ACM/SIGDA Int. Symp. on FPGA. Feb. 11–13, 2001. Monterey, California, USA.
  3. Borisov Minev P., Stoianova Kukenska V. The Virtex-5 Routing and Logic Architecture. ELECTRONICS-ET. Sept. 14–17, 2009. Sozopol, Bulgaria.
  4. Dorsey P. Xilinx Stacked Silicon Interconnect Technology Delivers Breakthrouqh FPGA Capacity, Bandwidth, and Power Efficiency Xilinx WP380 (v1.0). Oct. 27, 2010.
  5. Mingjie Lin, Abbas El Gamal, Yi-Chang Lu, Simon Wong. Performance Benefits of Monolithically Stacked 3-D FPGA // IEEE Transactions on computer-aided design of integrated circuits and systems. Vol. 26, N. 2. Feb. 2007.
  6. Mingjie Lin, Abbas El Gamal. A Routing Fabric for Monolithically Stacked 3D-FPGA // FPGA’07. Feb. 18–20, 2007. Monterey, California, USA.
  7. Rahman A., Das S., Chandrakasan A. P., Reif R. Wiring Requirement and Three-Dimensional Integration Technology for Field Programmable Gate Arrays // IEEE Transactions on very large scale integration (VLSI) systems. Vol. 11, N 1. Feb. 2003.
  8. Chandrakasan A. P., Troxel D. E. 3D FPGA Design and CAD Flow. The annual Progress Report 2004–2005 of the Research Laboratory of Electronics (RLE) at the Massachusetts Institute of Technology (MIT). http://www.rle.mit.edu/media/pr147/02.pdf.
  9. Young-Su Kwon, Lajevardi P., Chandrakasan A. P., Honorè F., Troxel D. E. A 3-D FPGA Wire Resource Prediction Model Validated using a 3-D Placement and Routing Tool. IEEE System-Level Interconnect Prediction. Apr. 2005. San Francisco.
  10. Wei Zhang, Niraj K. Jha, Li Shang. NATURE: A Hybrid Nanotube/CMOS Dynamically Reconfi-gurable Architecture // DAC. July 24–28, 2006. San Francisco, California, USA.
  11. Sung Hyun Jo, Kuk-Hwan Kim, Wei Lu. High-Density Crossbar Arrays Based on a Si Memristive System // Nano Lett., Article ASAP. DOI: 10.1021/nl8037689. Downloaded from http://pubs.acs.org. Jan. 21, 2009.
  12. Strukov D. B., Likharev K. K. Reconfigurable Nano-Crossbar Architectures. Nano-electronics and Information Technology. 3rd ed. Wiley, 2011. (http://gamayun.physics.sunysb.edu/~likharev/nano/).
  13. Strukov D. B., Likharev K. K. CMOL FPGA: a reconfigurable architecture for hybrid digital circuits with two-terminal nanodevices // Nano-technology. 2005. № 16.
  14. Likharev K. K. CMOL and cousins: Hybrid CMOS/nano circuit FAQs // CODES+ISSS’08. Oct. 19–24, 2008. Atlanta, Georgia, USA.
  15. https://sites.google.com/site/strukov/publications
  16. Jason Cong, Bingjun Xiao. mrFPGA: A Novel FPGA Architecture with Memristor-Based Reconfiguration // 2011 IEEE/ACM International Symposium on Nanoscale Architectures.

Скачать статью в формате PDF  Скачать статью Компоненты и технологии PDF

 


Другие статьи по данной теме:

Сообщить об ошибке