Подписка на новости

Опрос

Нужны ли комментарии к статьям? Комментировали бы вы?

Реклама

 

2007 №8

Проектирование блоков синхронизации цифровых устройств, реализуемых на базе модулей DCM в ПЛИС FPGA серии Spartan™-3, с помощью «мастера» Architecture Wizard САПР серии Xilinx ISE (часть 4)

Зотов Валерий


Разработка блоков синхронизации цифровых устройств, реализуемых на базе модулей DCM в ПЛИС семейств Spartan-3, Spartan-3L, Spartan-3E и Spartan-3A, с помощью «мастера» Architecture Wizard в соответствии с конфигурацией Clock Switching with Two DCM_SPs

Все статьи цикла:

Блоки синхронизации цифровых устройств, выполняемые в соответствии с конфигурацией Clock Switching with Two DCM_SPs, целесообразно применять при необходимости динамического дискретного изменения частоты и/или фазы тактового сигнала. Обобщенная структура блоков синхронизации с указанной конфигурацией представлена на рис. 31.

Обобщенная структура блоков синхронизации
Рис. 31. Обобщенная структура блоков синхронизации, выполняемых в соответствии с конфигурацией Clock Switching with Two DCM_SPs, на базе модулей DCM в ПЛИС семейств Spartan-3, Spartan-3L, Spartan-3E и Spartan-3A

В ее состав входят два независимых модуля DCM и глобальный селектор-мультиплексор BUFGMUX, выполняющий мультиплексирование выбранных выходных тактовых сигналов этих модулей. В качестве исходных тактовых сигналов в блоках синхронизации с конфигурацией Clock Switching with Two DCM_SPs используются два внешних (по отношению к ПЛИС) сигнала с различными значениями частоты. На входы глобального мультиплексора могут подаваться любые сигналы синхронизации, вырабатываемые модулями DCM, в различных сочетаниях. В качестве сигнала внутренней обратной связи для каждого цифрового модуля управления синхронизацией в большинстве случаев используется сигнал с частотой исходного тактового сигнала, который формируется на выходе CLK0. Исключением является вариант структуры блока синхронизации, в котором на какой-либо вход глобального мультиплексора подается сигнал, формируемый на одном из выходов CLK2X или CLK2X180 первого или второго модуля DCM. В этом случае на вход обратной связи такого модуля управления синхронизацией должен подаваться сигнал с частотой, равной удвоенному значению частоты внешнего сигнала синхронизации данного модуля DCM. Если на вход глобального мультиплексора подается один из тактовых сигналов CLKFX или CLKFX180, вырабатываемых синтезатором частот того или иного цифрового модуля управления синхронизацией, то обратная связь в этом модуле DCM не используется.

Переключение сигналов синхронизации на выходе глобального мультиплексора осуществляется путем изменения с уровня сигнала на соответствующем входе управления. Если на входе выбора мультиплексора BUFGMUX присутствует низкий логический уровень сигнала, то на переключаемый выход блока синхронизации будет поступать тактовый сигнал, вырабатываемый первым модулем DCM. При подаче на вход выбора высокого логического уровня сигнала на мультиплексируемом выходе блока синхронизации будет представлен тактовый сигнал, формируемый вторым модулем DCM.

Процесс разработки блоков синхронизации с конфигурацией Clock Switching with Two DCM_SPs незначительно отличается от проектирования блоков синхронизации с конфигурацией Board Deskew with an Internal Deskew. Поэтому далее будут рассмотрены только особенности в процессе формирования блоков синхронизации с конфигурацией Clock Switching with Two DCM_SPs. После выполнения начальных этапов этого процесса (ввода названия создаваемого блока синхронизации и выбора типа кристалла, предназначенного для его реализации) в диалоговой панели выбора конфигурации Selection, представленной на рис. 3 (см. КиТ№5, стр. 90), необходимо указать вариант Clock Switching with Two DCM_SPs. Вслед за этим на экране отображается диалоговая панель выбора мультиплексируемых сигналов, вырабатываемых двумя независимыми модулями DCM. Вид данной диалоговой панели изображен на рис. 32.

Вид диалоговой панели выбора мультиплексируемых сигналов
Рис. 32. Вид диалоговой панели выбора мультиплексируемых сигналов, вырабатываемых двумя независимыми модулями DCM, в блоках синхронизации с конфигурацией Clock Switching with Two DCM_SPs

Выбор одного из выходных сигналов синхронизации первого модуля DCM, который будет подаваться на вход глобального мультиплексора, осуществляется с помощью поля выбора Select Switching Clock, расположенного во встроенной панели For DCM_SP INST1 (рис. 32). Выпадающий список этого поля выбора содержит названия всех тактовых сигналов, формируемых на выходах первого модуля DCM. Для выбора соответствующего сигнала синхронизации, вырабатываемого вторым модулем DCM, предназначено аналогичное поле выбора, которое находится во встроенной панели For DCM_SP INST2. После указания переключаемых тактовых сигналов, формируемых модулями DCM и подаваемых на входы мультиплексора, нужно поочередно определить значения основных и дополнительных параметров данных модулей. Для этого используются диалоговые панели «мастера» Architecture Wizard с заголовками General Setup For INST1 и General Setup For INST2, в которых значения большинства параметров устанавливаются автоматически и не могут изменяться пользователем. Определение значений доступных параметров в указанных панелях осуществляется так же, как и при формировании блоков синхронизации с конфигурацией Board Deskew with an Internal Deskew. Далее, используя диалоговые панели Clock Buffers For INST1 и Clock Buffers For INST2, нужно выбрать тип глобальных буферных элементов и линий связи, которые будут подключены к выходам тактовых сигналов, вырабатываемых первым (INST1) и вторым (INST2) модулем DCM соответственно. При использовании сигналов, формируемых цифровыми синтезаторами частот, необходимо с помощью диалоговых панелей с заголовками Clock Frequency Synthesizer For INST1 и Clock Frequency Synthesizer For INST2 указать значения параметров, определяющих частоту или период этих сигналов. Запуск процесса автоматической генерации файлов описания разрабатываемого блока синхронизации с конфигурацией Clock Switching with Two DCM_SPs производится после проверки всех указанных значений параметров в заключительной информационной панели «мастера» Architecture Wizard.

Пример блока синхронизации цифрового устройства, сформированного с помощью «мастера» Architecture Wizard в соответствии с конфигурацией Clock Switching with Two DCM_SPs

В качестве примера блока синхронизации цифрового устройства, сгенерированного с помощью «мастера» Architecture Wizard в соответствии с конфигурацией Clock Switching with Two DCM_SPs, в настоящем разделе представлено VHDL-описание модуля sys_clk_switching, реализуемого на базе кристаллов семейства Spartan-3A. Он позволяет в процессе работы осуществлять мультиплексирование двух тактовых сигналов с частотами 45 и 55 МГц. Кроме того, в созданном блоке вырабатываются следующие выходные сигналы синхронизации:

  • четыре сигнала с частотой 45 МГц с нулевым фазовым сдвигом и сдвигом по фазе на четверть, половину и три четверти периода;
  • сигнал с частотой 15 МГц, получаемый путем трехкратного деления частоты исходного сигнала в первом модуле DCM;
  • два противофазных сигнала (без фазового сдвига и с фазовым сдвигом, равным половине периода) с частотой 90 МГц, формируемые методом двукратного умножения частоты исходного сигнала в первом модуле DCM;
  • два противофазных сигнала (с нулевым фазовым сдвигом и сдвигом по фазе на половину периода) с частотой 135 МГц, производимых цифровым синтезатором частот первого модуля DCM;
  • три сигнала с частотой 55 МГц, различающиеся фазовым сдвигом друг относительно друга, равным четверти и трем четвертям периода этих сигналов;
  • сигнал с частотой 11 МГц, формируемый делителем частоты входного тактового сигнала во втором модуле DCM;
  • два сигнала с частотой 66 МГц с фазовым сдвигом друг относительно друга, равным половине периода, вырабатываемые цифровым синтезатором частот второго модуля DCM;
  • два противофазных сигнала (без фазового сдвига и с фазовым сдвигом, равным половине периода) с частотой 110 МГц, формируемые методом двукратного умножения частоты исходного сигнала во втором модуле DCM.

В качестве исходных тактовых сигналов в блоке sys_clk_switching используются два внешних сигнала синхронизации с частотами 45 и 55 МГц. Для выходных сигналов с частотами 15, 135, 11 и 66 МГц установлены глобальные буферные элементы с входом разрешения синхронизации BUFGCE. В качестве сигнала, подаваемого на вход обратной связи первого модуля DCM, используется выходной сигнал с частотой 45 МГц с нулевым фазовым сдвигом. На вход обратной связи второго модуля DCM поступает выходной сигнал с частотой 55 МГц с нулевым фазовым сдвигом. Структурное описание блока синхронизации sys_clk_switching на языке VHDL выглядит следующим образом:

Входные и выходные порты сформированного блока синхронизации sys_clk_switching имеют следующие функциональные назначения:

  • U1_CLKDV_ENABLE_IN — вход разрешения выходного сигнала с частотой 15 МГц, формируемого делителем частоты первого модуля DCM;
  • U1_CLKFX_ENABLE_IN — вход разрешения выходного сигнала с частотой 135 МГц, вырабатываемого цифровым синтезатором частот первого модуля DCM;
  • U1_CLKIN_IN — вход исходного тактового сигнала для первого модуля DCM;
  • U1_RST_IN — вход сигнала асинхронного сброса первого модуля DCM;
  • U1_U2_SELECT_IN — вход выбора частоты тактового сигнала на мультиплексируемом выходе блока синхронизации;
  • U2_CLKDV_ENABLE_IN — вход разрешения выходного сигнала с частотой 11 МГц, вырабатываемого делителем частоты второго модуля DCM;
  • U2_CLKFX_ENABLE_IN — вход разрешения выходного сигнала с частотой 66 МГц, вырабатываемого цифровым синтезатором частот второго модуля DCM;
  • U2_CLKIN_IN — вход исходного тактового сигнала для второго модуля DCM;
  • U2_RST_IN — вход сигнала асинхронного сброса второго модуля DCM;
  • U1_CLKDV_OUT — выход сигнала с частотой 15 МГц, вырабатываемого делителем частоты первого модуля DCM;
  • U1_CLKFX_OUT и U1_CLKFX180_OUT — выходы сигналов с частотой 135 МГц, отличающихся фазовым сдвигом, равным половине периода, которые формируются цифровым синтезатором частот первого модуля DCM;
  • U1_CLKIN_IBUFG_OUT — выход исходного тактового сигнала для первого модуля DCM, поступающего с входного буферного элемента;
  • U1_CLK0_OUT — выход сигнала с частотой 45 МГц с нулевым фазовым сдвигом, вырабатываемый первым модулем DCM;
  • U1_CLK2X_OUT и U1_CLK2X180_OUT — выходы сигналов с частотой 90 МГц, отличающихся фазовым сдвигом, равным половине периода, которые формируются первым модулем DCM;
  • U1_CLK90_OUT, U1_CLK180_OUT и U1_CLK270_OUT — выходы сигналов с частотой 45 МГц с фазовым сдвигом на четверть, половину и три четверти периода соответственно, формируемых первым модулем DCM;
  • U1_U2_CLK_OUT — выход мультиплексируемого сигнала синхронизации;
  • U2_CLKDV_OUT — выход сигнала с частотой 11 МГц, формируемого делителем частоты второго модуля DCM;
  • U2_CLKFX_OUT и U2_CLKFX180_OUT — выходы сигналов с частотой 66 МГц, отличающихся фазовым сдвигом, равным половине периода, которые вырабатываются цифровым синтезатором частот второго модуля DCM;
  • U2_CLKIN_IBUFG_OUT — выход исходного тактового сигнала для второго модуля DCM, поступающего с входного буферного элемента;
  • U2_CLK0_OUT — выход сигнала с частотой 55 МГц с нулевым фазовым сдвигом, который вырабатывается вторым модулем DCM;
  • U2_CLK2X_OUT и U2_CLK2X180_OUT — выходы сигналов с частотой 110 МГц, отличающихся фазовым сдвигом, равным половине периода, которые формируются вторым модулем DCM;
  • U2_CLK90_OUT и U2_CLK270_OUT — выходы сигналов с частотой 55 МГц, вырабатываемых вторым модулем DCM, с фазовым сдвигом на четверть и три четверти периода соответственно;
  • U1_LOCKED_OUT и U2_LOCKED_OUT — выходы сигналов, информирующих о соотношении фаз входного и выходного сигналов схем автоподстройки задержек DLL первого и второго модуля DCM соответственно;
  • U1_STATUS_OUT и U2_STATUS_OUT — выходные шины состояния первого и второго модуля DCM соответственно.

Значения всех необходимых атрибутов компонентов DCM_SP, используемых в составе описания блока синхронизации sys_clk_switching, определяются с помощью следующих выражений, которые добавляются в файл временных и топологических ограничений проекта разрабатываемого устройства в САПР серии Xilinx ISE:

Заключение

В данной статье был рассмотрен процесс разработки блоков формирования тактовых сигналов на базе цифровых модулей управления синхронизацией DCM ПЛИС семейств Spartan-3, Spartan-3L, Spartan-3E и Spartan-3A с типовыми конфигурациями, которые предоставляет «мастер» Architecture Wizard. Физические ресурсы большинства кристаллов указанных семейств позволяют создавать блоки синхронизации с более сложной структурой, представляющей собой некоторую комбинацию предлагаемых типовых конфигураций. Для формирования описаний таких блоков целесообразно вначале с помощью «мастера» Architecture Wizard сгенерировать по отдельности HDL-описание каждого узла синхронизации в соответствии с одним из пяти рассмотренных выше вариантов типовой конфигурации. Затем нужно вручную создать описание более высокого уровня иерархии, в котором осуществляется соединение разработанных ранее типовых узлов генерации тактовых сигналов.

Скачать статью в формате PDF  Скачать статью Компоненты и технологии PDF

 


Другие статьи по данной теме:

Сообщить об ошибке