Подписка на новости

Опрос

Нужны ли комментарии к статьям? Комментировали бы вы?

Реклама

 

2005 №2

Программируемые аналоговые интегральные схемы Anadigm. Часть 1.2. Структура и характеристики

Полищук Александр


Мы продолжаем серию статей, посвященных новому продукту на российском рынке электронных компонентов — программируемым аналоговым интегральным схемам (ПАИС). В данной статье рассмотрено назначение выводов конфигурационной логики ПАИС.

Все статьи цикла:

3. Конфигурационный интерфейс

Конфигурационный интерфейс предназначен для загрузки данных проекта в конфигурационное ОЗУ. Он поддерживает автоматическую загрузку конфигурации из внешней SPI или FPGA EPROM, а также из микроконтроллера через стандартный интерфейс SPI или SSI или через типовую микропроцессорную шину данных. Выбор варианта загрузки данных осу- ществляется выдачей соответствующего сигнала на вывод MODE. ПАИС поддерживает скорость за- грузки данных до 40 МГц.

Оба варианта загрузки данных доступны как для ста- тических (AN12xE0x), так и для динамических (AN22xE0x) ПАИС. Динамически перепрограммиру- емые микросхемы дополнительно имеют возможность смены конфигурации при управлении от внешнего микроконтроллера в режиме реального времени.

После загрузки данные хранятся в конфигураци- онной SRAM. В динамически перепрограммируемых микросхемах она состоит из теневого и конфигура- ционного ОЗУ. Данные из внешнего источника за- гружаются в теневое ОЗУ и затем, с приходом оче- редного такта синхронизации, копируются в конфи- гурационное ОЗУ. Этот метод позволяет загружать данные в работающем устройстве и при необходи- мости изменять аналоговую структуру без переза- грузки системы. Чтение содержимого конфигураци- онного ОЗУ для контроля корректности данных до- ступно только для серии AN22xE0x.

ПАИС содержит таблицу коэффициентов переда- чи (ТКП), которая является частью конфигурацион- ного ОЗУ. Теневое ОЗУ не поддерживает загрузку данных в ТКП, поэтому запись значений в нее долж- на производиться напрямую.

При включении питания внутренняя схема уста- новки считывает содержимое конфигурационного ОЗУ, формируя соответствующую аналоговую струк- туру устройства, либо загружает первичную конфи- гурацию. Последний случай будет рассмотрен ниже.

3.1. Конфигурационные и тактовые выводы

Поскольку ПАИС допускает много различных ва- риантов конфигурирования, в этом параграфе будет рассмотрено назначение основных выводов управ- ления и синхронизации. Их перечень с кратким опи- санием приведен в таблице.

Таблица
Таблица

3.1.1. MODE

Сигнал на этом выводе управляет режима- ми работы системных генераторов. Логичес- кий уровень на входе MODEустанавливает кон- фигурацию выводов встроенного генератора, как показано на рис. 1 и 2.

В режиме MODE=0 вывод ACLK/SPIP вы- полняет функцию аналогового входа и мо- жет использоваться как основной источник аналоговой синхронизации внутри ПАИС (рис. 1).

Рис. 1

В режиме MODE=1 вывод ACLK/SPIP явля- ется выходом, на котором присутствует ре- зультат от деления частоты DCLK (рис. 2). Он используется как источник сигнала син- хронизации последовательного интерфейса SPI EPROM или Serial EPROM.

Рис. 2

Независимо от предустановленного состоя- ния на выводе MODEв начале конфигурирова- ния на выводе OUTCLK/SPIMEM присутствует последовательный поток данных, предназначен- ный для установки SPI EPROM в режим считы- вания по выводу MOSI (Master Out Slave In). FPGA EPROM не нуждается в такой инициали- зации. В этом случае вывод OUTCLK/SPIMEM не используется. После завершения конфигури- рования вывод OUTCLK/SPIMEM может ис- пользоваться как выход компаратора или ана- логового генератора.

3.1.2. DOUTCLK

Когда конфигурация загружена в ПАИС, выход DOUTCLK может использоваться в ка- честве буферизированного сигнала DCLK. Это может быть полезно при параллельной работе нескольких микросхем, когда у одной из них вход DCLK используется для подклю- чения кварцевого резонатора.

Если вывод DOUTCLK не используется, он должен оставаться в неподключенном со- стоянии.

3.1.3. DCLK

Положительный перепад на входе DCLK ис- пользуется для управления конфигурацион- ной логикой. Если при включении питания сигнал на этом входе отсутствует, микросхе- ма не перейдет в активное состояние. Макси- мальная частота на входе DCLK — 40 МГц.

На вход DCLK можно подавать внешний сиг- нал с логическими уровнями или подключать кварцевый резонатор, второй конец которого должен быть соединен с выводом DVCC. Встро- енный генератор автоматически обнаружива- ет подключенный резонатор и переходит в ре- жим осциллятора. В этом случае частота может выбираться в диапазоне 12–24 МГц, оптималь- ным считается значение 16 МГц.

3.1.4. ACLK/SPIP

В режиме MODE=0 вывод ACLK/SPIP вы- полняет функцию аналогового входа и может использоваться как основной источник ана- логовой синхронизации схем на переключае- мых конденсаторах внутри ПАИС.

В режиме MODE=1 вывод ACLK/SPIP ис- пользуется как источник сигнала синхрониза- ции последовательного интерфейса SPI EPROM или Serial EPROM.

3.1.5. OUTCLK/SPIMEM

В режиме инициализации ПАИС при вклю- чении питания на выводе OUTCLK/SPIMEM присутствует последовательный поток данных (16-разрядный стартовый адрес), предназна- ченный для установки SPI EPROM в режим считывания. После завершения конфигуриро- вания этот вывод может быть подключен к лю- бому из четырех встроенных аналоговых гене- раторов.

3.1.6. PORb (Power On Reset)

Когда на вывод PORb выдается сигнал ло- гического нуля, внутренняя схема перезапус- кает микросхему в режиме включения пита- ния. При использовании его в качестве управ- ляющего сигнала на вывод PORb должен выдаваться перепад напряжения. Если на нем длительное время присутствует низкий логи- ческий уровень, микросхема будет находить- ся в состоянии сброса. При первом же поло- жительном перепаде произойдет перезапуск ПАИС так, как будто на нее впервые подано напряжение питания.

3.1.7. ERRb (Error)

Этот вывод может использоваться в режи- ме входа или выхода с открытым стоком. В обоих случаях к нему необходимо подклю- чить подтягивающий резистор на +5 В (типо- вое значение 10 кОм). Во время инициализа- ции ПАИС при включении питания он ис- пользуется в режиме выхода и до завершения этого процесса на нем присутствует низкий логический уровень. После завершения кон- фигурирования вывод освобождается (пере- ходит в третье состояние) и на нем присутст- вует сигнал высокого логического уровня благодаря наличию подтягивающего резистора. При использовании системы из нескольких параллельно включенных ПАИС все выводы ERRb должны быть соединены вместе (рис. 3). Это связано с тем, что различные ПАИС мо- гут иметь разное время инициализации. В этом случае будет осуществляться синхрон- ное конфигурирование всех микросхем, так как наличие на выводе ERRb низкого уровня после завершения инициализации удержива- ет ПАИС в состоянии сброса. Система начнет функционировать, когда на выводах ERRb всех микросхем будет присутствовать высокий ло- гический уровень.

Пользователь может вручную задержать на- чало конфигурирования, подав на вывод ERRb низкий логический уровень при включении питания. Начало конфигурирования можно также задержать, подав на вход CS2b высокий логический уровень при включении питания. При этом ERRb будет находиться в состоянии логического нуля до тех пор, пока на CS2b не придет логический ноль.

После завершения конфигурирования на выводе ERRb всегда присутствует высокий уровень, если в системе не происходит ошиб- ки. Каждый раз при возникновении ошибки ERRb переходит в состояние низкого логиче- ского уровня. Длительность сигнала ошибки может быть установлена программно в одной из двух реализаций: «длинный» импульс (15 периодов тактовой синхронизации) и «короткий» импульс (1 период тактовой синхро- низации). Короткий импульс будет проигно- рирован всеми изделиями в системе, а микро- схема, сгенерировавшая такой импульс, будет перезагружена. Длинный импульс будет вос- приниматься всеми ПАИС, что приведет к пе- резагрузке системы в целом в режиме первич- ной конфигурации.

Вывод ERRb может использоваться для при- нудительного перевода ПАИС в режим пер- вичной конфигурации. Для этого после завер- шения инициализации и конфигурирования ПАИС необходимо подать на этот вход сиг- нал логического нуля длительностью не менее 15 периодов тактовой частоты. Это приведет к перезагрузке устройства в режиме первич- ной конфигурации, после чего на выводе ERRb вновь установится высокий уровень.

3.1.8. ACTIVATE

Этот вывод может использоваться в режиме входа или выхода с открытым стоком. К нему может быть подключен встроенный подтяги- вающий резистор на +5 В. В течение процесса инициализации и конфигурирования ПАИС в режиме первичной конфигурации на выво- де ACTIVATE присутствует логический ноль. После завершения конфигурирования вывод освобождается (переходит в третье состояние) и на нем присутствует сигнал высокого логи- ческого уровня благодаря наличию подтяги- вающего резистора. При использовании сис- темы из нескольких параллельно включенных ПАИС все выводы ACTIVATE должны быть соединены вместе, чтобы гарантировать од- новременное завершение процесса конфигу- рирования (рис. 3). Сигнал ACTIVATE также может быть использован для блокировки стан- дартной FPGA Serial EPROM до завершения процесса конфигурирования.

Рис. 3

Внутренний подтягивающий резистор мо- жет быть установлен программно заданием значения соответствующего бита в байте уп- равления и будет мгновенно активирован по- сле его загрузки.

3.1.9. LCCb (Local Configuration Complete)

При включении питания на выходе LCCb присутствует высокий логический уровень, ко- торый сохраняется до тех пор, пока не завер- шится процесс загрузки первичной конфигу- рации. После завершения конфигурирования на выходе LCCb устанавливается логический ноль. В системе с несколькими параллельно включенными изделиями этот выход должен быть соединен с входом CS1b следующей ми- кросхемы для организации конфигурацион- ной цепочки, что необходимо для одновремен- ного завершения процесса загрузки первич- ной конфигурации.

После завершения конфигурирования, че- рез два такта синхросигнала после появления на выходе ACTIVATE высокого уровня, LCCb может использоваться как последовательный выход для считывания данных из конфигура- ционного ОЗУ.

3.1.10. CFGFLGb (Configuration Flag)

Этот вывод может использоваться в режиме входа или выхода с открытым стоком. К нему может быть подключен встроенный или внеш- ний подтягивающий резистор на +5 В. В мо- мент включения питания на нем устанавлива- ется низкий логический уровень, который со- храняется до тех пор, пока не завершится процесс загрузки первичной конфигурации. После завершения конфигурирования вывод освобождается (переходит в третье состояние) и на нем присутствует сигнал высокого логи- ческого уровня благодаря наличию внутренне- го или внешнего подтягивающего резистора. Аналогичное состояние флага конфигурации будет при каждом последующем переконфи- гурировании системы.

При использовании системы из несколь- ких параллельно включенных ПАИС все вы- воды CFGFLGb должны быть соединены вме- сте. В этом случае все микросхемы, для кото- рых не были предназначены данные при переконфигурировании, будут их игнориро- вать, пока на соответствующих выводах CFGFLGb присутствует высокий логический уровень.

Таким образом, наличие логического нуля на CFGFLGb свидетельствует о течении про- цесса конфигурирования, в то время как ноль на LCCb показывает на завершение этого про- цесса (рис. 4).

Рис.4

Сигнал на выводе CFGFLGb может исполь- зоваться для инициализации SPI EPROM, ко- торая требует отрицательного перепада на вы- воде выбора кристалла (Chip Select). Этот пе- репад появляется на CFGFLGb в процессе инициализации ПАИС при включении пита- ния, после чего на выходе OUTCLK/SPIMEM появляется поток данных инструкции и адре- са, что позволяет инициализировать SPI EPROM синхронно с сигналом флага конфи- гурации.

Внутренний подтягивающий резистор мо- жет быть установлен программно заданием значения соответствующего бита в байте уп- равления и будет мгновенно активирован по- сле его загрузки.

3.1.11. DIN (Data In)

Вывод DIN является последовательным вхо- дом загрузки данных в ПАИС. При включе- нии питания в течение процесса инициализа- ции сигналы на нем игнорируются. К нему подключен внутренний подтягивающий ре- зистор, необходимый при совместной работе с Serial EPROM, выход которой переходит в третье состояние после загрузки.

3.1.12. CS1b (Chip Select 1)

В процессе загрузки первичной конфигура- ции на входы CS1b, CS2b должны быть выда- ны сигналы низкого уровня, а сигнал DCLK используется для синхронизации конфигура- ционной логики. После завершения загрузки сигнал CS1b задерживается еще в течение 8 тактов и затем выдается на вывод LCCb.

Вход CS1b может использоваться как сигнал выбора кристалла (Chip Select) с активным низ- ким логическим уровнем, при этом он должен быть синхронизирован с синхросигналом DCLK.

3.1.13. CS2b (Chip Select 2)

Вывод CS2b является входом выбора кристалла (Chip Select) с актив- ным низким логическим уровнем, он должен быть синхронизирован с синхросигналом DCLK. При включении питания и инициализации ПАИС на вход CS2b должен быть выдан низкий уровень, наличие вы- сокого уровня приведет к задержке процесса конфигурирования.

CS2b соединен с CS1b по схеме ИЛИ-НЕ, выход которой использу- ется для запрета или разрешения выдачи сигнала синхронизации на кон- фигурационную логику. Когда оба сигнала CS имеют низкий уровень, выдача синхросигнала разрешена.

Необходимо отметить, что во время загрузки данных из Serial EPROM на CS2b должен быть выдан низкий уровень, иначе входящие данные не будут синхронизироваться в ПАИС. После завершения загрузки кон- фигурации пользователь может выдать на CS2b высокий уровень и пе- ревести ПАИС в неактивное состояние с пониженным энергопотреб- лением.

3.2. Сброс и установка (Resets)

Перезагрузка ПАИС может быть осуществлена следующими спосо- бами: напряжением питания, сигналом ошибки по входу ERRb дли- тельностью не менее 15 тактов, импульсом низкого логического уров- ня на входе PORb, при загрузке первичной конфигурации программ- но или при возникновении ошибки — логическим нулем на входе ERRb.

После подачи напряжения питания на микросхему автоматически генерируется импульс сброса, который перезагружает конфигураци- онную память и запускает процесс инициализации ПАИС.

Схема запуска не начнет работать, пока на нее не придет не менее 5 тактов синхронизации. Это помогает защитить систему от сбоев при установлении выходного сигнала тактового генератора. После прихо- да 5 тактов синхронизации схема запуска начинает инициализацию ПАИС и после завершения этого процесса загружает конфигурацию. Если в процессе работы возникла ошибка и на входе ERRb присутст- вует низкий уровень длительностью более 15 тактов, устройство бу- дет перезагружено и конфигурирование произойдет заново.

Если в процессе работы на вход PORb выдать импульс низкого уров- ня, ПАИС будет принудительно перезагружена в режиме включения питания, то есть сначала процесс инициализации, затем конфигури- рование. Если на входе PORb присутствует ноль длительное время, ПАИС будет удержана в состоянии сброса.

В следующей публикации цикла будут рассмотрены варианты загруз- ки конфигурации из внешней памяти и из микроконтроллера.

Продолжение следует.

Скачать статью в формате PDF  Скачать статью Компоненты и технологии PDF

 


Другие статьи по данной теме:

Сообщить об ошибке