Подписка на новости

Опрос

Нужны ли комментарии к статьям? Комментировали бы вы?

Реклама

 

2011 №2

Тестирование трехмерных чипов, содержащих межуровневые перемычки. Часть 1

Зорян Ервант (Zorian Yervant)  
Мариниссен Эрик Ян (Marinissen Erik Jan)  

Перевод: Городецкая Галит


Современная миниатюризация ИС и эксплуатационные требования к ним обуславливают широкое применение микросхем с высокой степенью интеграции, таких как основанные на использовании межуровневых перемычек (МУП) трехмерные многоуровневые ИС (3-МИС). В статье дан краткий обзор основных стадий их производства. Вследствие высокой плотности упаковки и ограниченного физического доступа тестирование подобных 3-МИС представляет собой весьма сложную и дорогостоящую процедуру. В работе описаны алгоритмы тестирования на уровне силиконовых пластин и корпусов ИС, а также возможные проблемы, связанные с объемом тестирования и доступом тестовых зондов к силиконовой пластине. Рассмотрена также тестопригодная схемная структура чипов 3-МИС.

Все статьи цикла:

Введение

Полупроводниковая промышленность находится в непрерывных поисках с целью соединения в минимальном форм-факторе большей функциональности и производительности с меньшей потребляемой мощностью и стоимостью. Традиционно для этой цели использовались только двумерные компоненты, начиная с миниатюризации КМОП ИС, затем появились многофункциональные ядра интегральных микросхем (ИС), содержащие несколько IP (intellectual property) на одном кристалле (система-на-кристалле, СнК), позже — многокристальные системы в одном корпусе (многокристальный корпус ИС, МИС), а также многослойные ИС, монтируемые на печатных платах (ПП) (рис. 1а). Относительно недавно стало широко использоваться третье, вертикальное измерение. Примером такого подхода могут служить системы, размещаемые в корпусе ИС (СКИС) (рис. 1б), когда несколько чипов вертикально, как этажерка, упакованы в одном корпусе ИС и связаны с подложкой посредством проводных связей, или конструкция типа корпусна-корпусе (КнК), в которой вертикально смонтированы несколько корпусов ИС.

Рис. 1. Результаты непрерывной эволюции технологий интеграции ИС. Двумерные компоненты: а) печатная плата; б) система в корпусе ИС. Трехмерные компоненты: в) многокристальный корпус ИС; г) трехмерные многоуровневые ИС (3?МИС), содержащие МУП

Последним достижением в этом списке инноваций является так называемая трехмерная многоуровневая ИС (3-МИС) (рис. 1г), корпус которой содержит стек чипов, упакованных вертикально и связанных между собой посредством межуровневых перемычек (МУП) [1–3]. МУП представляют собой соединительные штифты, выходящие из задней части каждого кристалла и связывающие все чипы вертикально между собой. Такой способ связи через МУП обеспечивает более высокую плотность упаковки при небольшой потребляемой мощности по сравнению с традиционными проводными связями, что позволяет получить гораздо больше соединений между чипами. Соединения посредством МУП позволяют обмениваться сигналами на более высоких скоростях при более низкой мощности рассеивания. Трехмерные технологии, основанные на использовании МУП, открывают новые архитектурные возможности [4, 5], позволяя создать новое поколение «суперчипов». Этот подход, таким образом, позволяет полупроводниковой индустрии и дальше утолять свой голод в большей функциональности, пропускной способности и производительности при уменьшении размеров, рассеиваемой мощности [6] и стоимости, особенно в эпоху, когда обычные способы миниатюризации становятся все более сложными и дорогостоящими.

Как и все ИС, новые 3-МИС, основанные на технологии МУП, также необходимо проверять на наличие производственных дефектов, чтобы гарантировать заказчику высокое качество готовой продукции. В предлагаемой статье описывается процедура их тестирования, анализируется, в какой степени могут быть использованы существующие решения, обсуждаются новые возможности тестирования этого нового класса ИС.

Tрехмерные многоуровневые ИС на базе технологии межуровневых перемычек

Устройства микроэлектроники обычно состоят из нескольких ИС, объединяемых в единую систему посредством печатной платы (ПП). В результате непрерывной интеграции родились такие новые конструкции, как СнК, МИС, СКИС, а также КнК со всеми их характерными достоинствами и недостатками [7].

СнК объединяет всю функциональность в одном кристалле и характеризуется высоким быстродействием и значительным объемом межмодульных связей. Однако вследствие высокой интеграции все внутренние модули СнК строятся по единой технологии, зачастую неоптимальной для некоторых из модулей, что иногда приводит к появлению огромных чипов?монстров с низким выходом годных кристаллов. Системы МИС, СКИС и КнК состоят из многокристальных чипов и имеют преимущества гетерогенной системной интеграции по сравнению с системами СнК, так как эти чипы можно строить, применяя различные оптимальные для конкретных модулей технологические процессы. Во всех трех типах интеграции используются межкомпонентные проводные соединения, которые имеют количественные ограничения, обеспечивают относительно небольшую скорость обмена и являются довольно энергоемкими. Вертикальное измерение используется только в системах СКИС и КнК, что обеспечивает им определенное преимущество с точки зрения компактности.

Любая из ИС типа 3-МИС, базирующаяся на технологии МУП, сочетает в себе преимущества всех предыдущих технологий [3]. Такая ИС состоит из нескольких чипов, каждый из которых построен в оптимальной технологии, что обеспечивает максимальный выход годных кристаллов [8]. Отдельные чипы, которые тоньше обычных, упакованы в вертикальный стек, что экономит место на ПП и обеспечивает более высокую плотность транзисторов на единицу объема. Межуровневые соединения посредством МУП по количеству, скорости обмена и по рассеиваемой мощности более похожи на связи внутри кристалла, чем на связи корпуса чипа на поверхности ПП [5, 9]. При использовании технологии МУП значительно сокращается длина глобальных и полуглобальных межкристальных связей (т. е. проходящих через все упакованные кристаллы или их часть) [10].

В настоящее время технологический процесс производства ИС типа 3-МИС, базирующихся на технологии МУП, становится все более доступным, на рынке начинают появляться средства поддержки таких разработок [11] и первые готовые изделия. Среди них — датчики изображений в технологии КМОП, объединенные в одном корпусе со схемами считывания и цифровой обработки изображений, а также объединенные в одном корпусе ИС чипы памяти [12]. На очереди, по-видимому, появление памяти и логики в одном корпусе (memory-on-logic) [13], а также объединения в одной ИС различных чипов логики (logic-on-logic) [14].

МУП обеспечивают электрические связи между активной передней частью чипа и «задней» частью соседнего через кремниевую подложку. Такой способ позволяет соединять вертикально упакованные в корпусе чипы друг с другом. Ниже описана одна из технологий производства МУП, разработанная в компании IMEC (Бельгия). МУП представляют собой цилиндрические медные штифты высотой 25 мкм и диаметром 5 мкм (соотношение высота/диаметр — 5:1) и имеют минимальный шаг 10 мкм [15, 16]. На рис. 2 показаны последовательные этапы производства МУП.

Рис. 2. Последовательные этапы производства МП

Видно, что по окончании производства силиконовых пластин МУП оказываются глубоко в них погребены; их высота лишь 25 мкм, тогда как толщина всей пластины — примерно 750 мкм. Обнажить вершину МУП можно, спилив пластину с ее задней стороны до толщины немного менее 25 мкм. Чтобы обеспечить необходимую механическую прочность и уберечь содержащую чипы силиконовую пластину от разрыва или растрескивания, ее временно соединяют с несущей (вспомогательной) пластиной [17]. Затем спиленная пластина с чипами вместе со своей несущей крепятся к следующей пластине готовых чипов, после чего вспомогательная несущая пластина удаляется. Описанные шаги показаны на рис. 3. Этот процесс может повторяться и дальше, если в корпусе соединяются более двух чипов.

Рис. 3. Последовательные этапы спиливания пластины с чипами и ее крепления к несущей

Существует множество различных типов МУП, вариантов техпроцессов их изготовления и способов их упаковки [3, 18, 19]. Ниже описаны некоторые из них.

Как уже говорилось, рассмотренные выше МУП имеют диаметр 5 мкм, высоту 25 мкм и минимальный шаг 10 мкм. Указанные размеры могут быть и другими, несколько больше или меньше. Увеличение высоты не имеет особого значения при спиливании лишней толщины пластины, однако сильно усложняет процесс заполнения переходных отверстий [20]. Если же увеличить диаметр, это отрицательно сказывается на таких факторах, как попадание отверстий в запретные области, максимально допустимая плотность размещения МУП, емкостная нагрузка, производительность и мощность рассеивания в МУП [7].

МУП могут быть изготовлены на разных стадиях выращивания полупроводниковой пластины. Существуют три варианта техпроцессов: «МУП сначала», «МУП в середине» и «МУП в конце». Конкретные типы МУП, описанные выше, произведены по технологии «МУП в середине», то есть после FEOL1, но перед BEOL2 [16]. Вариант «МУП сначала» подразумевает, что перемычки изготавливаются перед всеми операциями на кремнии, а в варианте «МУП в конце» они изготавливаются по завершении металлизации.

Обычно МУП, изготовленные по технологиям «МУП сначала» и «МУП в середине», значительно меньше в диаметре, имеют большую плотность и большее соотношение высота/диаметр, чем более крупные МУП, изготовленные по технологии «МУП в конце». Можно сказать, что первые два типа МУП более соответствуют характеристикам технологии полупроводниковых соединений, тогда как последний тип ближе по своим характеристикам к технологии сборки соединений.

Ориентация отдельных чипов в стеке также может варьироваться. Чипы могут быть соединены «лицом к лицу», «спина к спине» или «лицом к спине» [14], как показано на рис. 4. Под «лицом» понимается активная передняя часть чипа, а под «спиной» — подложка на задней стороне чипа, где видны кончики МУП. При укладке чипов «лицом к лицу» (рис. 4а) активные стороны двух чипов соединяются напрямую. При таком соединении связь с корпусом чипа реализуется с помощью проводных связей, и в МУП нет необходимости. Однако нижний чип должен быть немного больше верхнего, чтобы нашлось место для проводных связей.

Рис. 4. Варианты ориентации чипов при укладке стека.
Варианты внешней связи через проводные или flip-chip соединения:
а) схема укладки «лицом к лицу»; б) схема укладки «спина к спине»; в) схема укладки «лицом к спине»

При укладке кристалла типа flip-chip перемычки должны проходить через его столбиковые выходы. Укладка по схеме «лицом к лицу» плохо работает в стеках, состоящих из более чем двух кристаллов. При укладке по схеме «спина к спине» (рис. 4б) оба чипа связываются друг с другом через их МУП. Соединение с корпусом реализуется либо с помощью проводных связей, соединенных с верхним кристаллом в стеке, либо через выводы flipchip нижнего кристалла. Такая укладка также плохо работает в стеках, состоящих из более чем двух кристаллов. Кроме того, в случае применения схемы «спина к спине» не обеспечивается минимальное количество слоев, оснащенных МУП. Это важно, так как изготовление МУП требует дополнительных производственных операций и соответствующих расходов. Укладка чипов «лицом к спине» (рис. 4в) имеет то преимущество, что она хорошо работает в стеках, имеющих более двух кристаллов. Концы перемычек, торчащие из подложки одного чипа, соединяются с соответствующими контактными площадками на передней панели соседнего чипа. При такой укладке все чипы в стеке уложены «лицом» вверх, а соединение с корпусом происходит с помощью проводных связей, идущих от нижнего чипа, который должен быть несколько больше остальных. В качестве альтернативы укладка типа «лицом к спине» также работает, когда все чипы в стеке уложены «лицом» вниз, а соединение с корпусом происходит через flip-chip связи передней панели нижнего чипа.

Существует несколько технологий «сварки» контактов. МУП с минимальным шагом 10 мкм, описанные выше, соединяются методом прямой сварки двух медных поверхностей (Cu-Cu). Концы МУП представляют собой медные цилиндры диаметром 5 мкм, как показано на рис. 5а, а соответствующие контактные площадки — медные прямоугольники площадью 9?9 мкм2. При соединении используется технология термокомпрессионной сварки при относительно высоких температурах. Такая технология позволяет сблизить два кристалла до субмикронных расстояний, качество соединения при этом сильно зависит от наличия мельчайших примесей в межкристальных промежутках [21]. Компания IMEC провела также ряд экспериментов по соединению кристаллов с помощью микростолбиковых выводов на основе сплава меди с оловом (Cu-Sn), как показано на рис. 5б [8]. При увеличении минимального шага с 10 мкм до примерно 50 мкм (и, соответственно, уменьшении максимальной плотности МУП) сварка происходит при гораздо более низких температурах и, благодаря большим межкристальным промежуткам, ее качество гораздо менее чувствительно к наличию примесей в них.

Рис. 5. Фотографии соединения при двух альтернативных способах сварки: а) цилиндрическая верхушка медной перемычки диаметром 5 мкм при прямой сварке (Cu-Cu);
б) соединение при помощи микростолбиковых выводов на основе сплава меди с оловом (Cu-Sn)

Различают следующие способы упаковки: «пластина-к-пластине» (П-П), «чипк-пластине» (Ч-П) и «чип-к-чипу» (Ч-Ч). Преимущество упаковки типа П-П по сравнению с двумя другими способами заключается в том, что в ней отсутствуют операции «взять элемент» и «установить элемент». Такой способ, однако, дает гораздо меньше возможностей для использования теста «заведомо исправный чип» (ЗИЧ), поэтому существует вероятность низкого выхода годных чипов и, соответственно, более высоких производственных издержек.

Множество альтернативных технологий, приведенных в этой главе, доказывают, что сегодня существует широкий спектр способов изготовления МУП. Некоторые из них могут оказаться неэффективными и долго не проживут, тем не менее, представляется вероятным, что несколько альтернативных технологий МУП будет продолжать сосуществовать наряду друг с другом [2].

Последовательность тестирования трехмерных многоуровневых ИС

Обычные однокристальные чипы проходят две фазы тестирования. На первом этапе тестирование силиконовых пластин (также именуемое электронной сортировкой, e-sort) выполняется по окончании изготовления пластин до их сборки и упаковки. Затем, после сборки и упаковки, проводится заключительное тестирование. Качество выходной продукции гарантируется, разумеется, заключительным тестированием. Тестирование силиконовых пластин вызвано чисто экономическими соображениями — для предотвращения излишних операций и затрат на упаковку заведомо негодных чипов, обнаруженных в процессе тестирования пластин. Таким образом, ответ на вопрос о том, нужно ли проводить тестирование пластин конкретного изделия, зависит от следующих параметров:

  • у — выход годных пластин;
  • d — количество неисправных пластин, которые могут быть обнаружены при помощи тестирования, что зависит от качества теста;
  • p — величина затрат, которые можно сэкономить на единице продукции, в пересчете на стоимость упаковки одного кристалла;
  • t — величина затрат на выполнение тестирования пластин в пересчете на единицу продукции.

Для многих ИС тестирование пластин окупается, то есть доходы от продажи готовых микросхем превышают затраты на их производство и тестирование:

(1–y)×d×p > t. (1)

При производстве многокристальных ИС существует больше промежуточных стадий готового продукта и, следовательно, больше объектов для тестирования [22]. При производстве трехмерных ИС, состоящих из n кристаллов, теоретически требуется выполнить 2n процессов тестирования, как показано на рис. 6:

  • n тестов типа «заведомо исправный чип» (ЗИЧ) должны быть выполнены на каждом отдельном чипе;
  • n–2 тестов типа «заведомо исправная упаковка» (ЗИУ) должны быть выполнены на каждом промежуточном этапе в процессе упаковки, т. е. упаковки из чипов 1+2, из чипов 1+2+3 и так далее вплоть до упаковки из чипов 1+2+…+n–1;
  • один тест ЗИУ на последней стадии упаковки (т. е. упаковки из чипов 1+2+…+n);
  • один финальный тест готовой ИС.

Единственным критерием в этом списке тестов, определяющим качество готовых ИС, является финальный. Все остальные — промежуточные и выполняются на неупакованных чипах и их стопках. Поскольку обработка и тестирование отдельных чипов — довольно громоздкие процессы, предполагается, что все вышеописанные тесты производятся на уровне пластин.

Рис. 6. Последовательность тестирования ИС: а) двумерной; б) трехмерной

При таком обилии вариантов важность тестирования пластин значительно возрастает. Формула окупаемости, приведенная в уравнении (1), позволяет оценить экономическую целесообразность вышеприведенных процессов тестирования.

В производстве 3-МИС затраты p на единицу продукции являются наиболее всеобъемлющим показателем, так как здесь учитывается стоимость материалов и операций на всех последовательных этапах производства: чипов в стопке (в зависимости от количества), укладки, корпуса и операций по упаковке. Однако на величину p также влияет и то, предпринимаются ли по результатам тестирования корректирующие действия.

Например, при упаковке типа П-П невозможно избежать попадания в упаковку отдельных дефектных чипов. В этом случае результаты тестов ЗИЧ/ЗИУ могут быть использованы для увеличения выхода годных упаковок только если существует возможность складирования готовых пластин и упаковки их на основе попарного сопоставления (индивидуальных проверок), что представляется довольно дорогостоящим и громоздким процессом.

Параметры уравнения y, d и t в значительной степени зависят от того, какой именно тип неисправностей задан в качестве цели при выполнении конкретного теста. Для ЗИЧ-теста важным является вопрос, задан ли поиск неисправных МУП. Это увеличивает число (1–y)×d неисправностей, которые могут быть обнаружены, но в то же время увеличивает параметр t — затраты на выполнение теста. Для ЗИУ-теста важным является вопрос, проверяем ли мы только последнее соединение или также повторно тестируем чипы и соединения в упаковке, которые уже проходили проверку ранее. Повторное тестирование сопровождается дополнительными затратами t, поэтому оно оправдано только в том случае, когда последняя операция по укладке может внести значительное количество новых неисправностей в уже проверенные изделия.

Модульное тестирование

Модульное тестирование опирается на такой подход, при котором различные модули, входящие в состав ИС, тестируются как отдельные независимые изделия [23]. Для сложных СнК модульное тестирование становится все более распространенным в силу следующих причин:

  • Гетерогенные модули содержат разные схемные структуры и демонстрируют различные виды неисправностей. Следовательно, для них требуются индивидуальные модели механизмов неисправностей и индивидуальные тест-векторы. Например, встроенная память и блоки со смешанными сигналами тестируются отдельно от встроенных цифровых логических модулей.
  • «Черные ящики» IP в ядрах могут тестироваться только посредством тествекторов, поставляемых корпорацией-разработчиком, поскольку только они знают все детали схемной реализации функциональных ядер.
  • Подход «разделяй и властвуй», при котором монолитная конструкция разбивается на более «удобоваримые» куски, делает задачу построения тест-векторов более простой. При этом значительно сокращается объем результирующих тестовых данных, поскольку для тестирования каждого модуля предназначается индивидуальный тест-вектор [24].
  • Модульное тестирование допускает многократное использование тестов на протяжении всего жизненного цикла одной СнК, а также ее последующих производных версий, так как для них можно повторно использовать один и тот же тест-модуль.

Модульный принцип особенно подходит для тестирования 3-МИС. Все четыре аргумента, изложенные выше применительно к СнК, выглядят еще более убедительно применительно в отношении 3-МИС. Кроме того, этот принцип очень естественно сочетается с последовательным тестированием типа ЗИЧ/ЗИУ, как показано на рис. 6б. Такой подход позволяет легко определить статус любого модуля (проверен, проверен повторно и т. д.). Наконец, в случае нахождения неисправности есть возможность локализовать ее с точностью до отдельной составляющей, что особенно важно для 3-МИС, состоящих из множества компонентов от разных производителей.

Тестированию подлежат отдельные чипы, связи между ними посредством МУП, а также связи с «внешним миром». Например, в упаковке, состоящей из двух чипов, мы будем рассматривать по крайней мере четыре отдельных тест-модуля: чип 1; чип 2; связи между чипами; их внешние связи с корпусом. Если чипы сами по себе представляют сложные системы, например гетерогенные СнК, их модульная иерархия может быть расширена делением каждого на ряд подмодулей.

Модульное тестирование требует обеспечения следующей инфраструктуры:

  • Наличие языка, на котором описание теста передается от одного участника к другому, стандартизированного в соответствии с IEEE 1450.6 («Язык тестирования функциональных ядер» — Core Test Language, CTL) [25].
  • Наличие схемной структуры чипа, пригодной для тестирования в форме «тестовой оболочки ядра», стандартизированной в соответствии с IEEE 1500 [26], а также наличие средств доступа, как, например, TestRail или тестовая шина [27].
  • Поддержка средствами автоматизации проектирования в электронике (EDA) автоматического расширения теста, т. е. возможность перехода от тестирования на уровне модуля к тестированию на уровне чипа [28].

В разделе «Схемная архитектура тестопригодных 3-МИС» во второй части статьи более детально рассматривается схемная структура чипа, пригодная для поддержки модульного тестирования, как часть общей архитектуры 3-МИС.

Структура тестов для 3-МИС

Содержимое тестов для 3-МИС в первом приближении не слишком отличается от оных для обычных двумерных ИС. В производстве пластин обоих типов (фаза FEOL/BEOL) происходят схожие физические процессы, для которых характерны аналогичные неисправности, что позволяет использовать одни и те же модели неисправностей и тест-векторы. В данном разделе мы, однако, сосредоточимся на отличиях в содержимом тестов для обычных двумерных ИС и новых 3-МИС. Во?первых, в производстве трехмерных ИС могут проявляться новые внутренние механизмы неисправностей, что требует разработки новых тестов. Во?вторых, соединения посредством МУП представляют собой новую структуру, которая также требует разработки новых тестов.

Новые внутренние механизмы неисправностей

Часто используемые тесты, предназначенные для цифровой логики, памяти, аналоговых модулей и модулей, работающих на больших частотах, охватывают большинство известных дефектов. Однако для 3-МИС возникает следующий вопрос: не являются ли некоторые новые процессы в производстве трехмерных ИС источником новых дефектов, которые не покрываются обычными моделями неисправностей?

Утончение пластины в процессе производства 3-МИС как раз и является таким процессом, который может породить неисправности новых типов. При изготовлении МУП допустима определенная высота перемычек, скажем, 10–100 мкм, и максимальное соотношение высота/диаметр, например 10:1 [20]. Чтобы обнажить кончики перемычек на задней части пластины, ее необходимо спилить. Предварительные результаты исследований, проведенных после этой операции, свидетельствуют о деградации некоторых ВАХ (I–V), изменении производительности и некотором снижении выхода годных пластин [29, 30].

Проблема теплоотвода и термомеханический стресс также являются факторами, вызывающими беспокойство. Как известно, ИС во время работы нагревается. В корпусе, состоящем из плотно упакованных тонких кристаллов, может скапливаться довольно большое количество тепла, которому некуда деваться. Перегрев отрицательно сказывается на работе чипов, особенно наиболее чувствительных к температуре, например динамических ЗУ. Так как различные материалы имеют различные коэффициенты температурного расширения (КТР), в упаковке, как результат неравномерного расширения разных материалов, могут возникнуть микротрещины, что приведет к появлению дополнительных неисправностей.

Тестирование соединения на основе МУП

Микросхемы 3-МИС, при изготовлении которых используется технология соединения посредством МУП, представляют собой новую структуру, не существующую в обычных двумерных ИС. Следует, таким образом, рассмотреть характерные для такого соединения типы неисправностей, формы их проявления, способы их моделирования и тестирования. Неисправности, связанные с процессом изготовления МУП, могут возникнуть в процессе изготовления самих перемычек (рис. 7), либо в процессе соединения перемычками соседних слоев, либо в процессе эксплуатации 3-МИС. В процессе изготовления перемычек микропустоты, образовавшиеся в результате квазиконформной металлизации, могут привести к ослаблению прочности или к разрывам в теле перемычки. Одновременно с этим, неудачное удаление первичного слоя может привести к возникновению перемычек между отдельными МУП. На качестве соединения могут также отрицательно сказаться: наличие окислов или примесей на его поверхности; большой разброс в высоте перемычек; наличие посторонних примесей между кристаллами. Перекос соединения по одной из осей x, y или (наклонной) z также может привести к разрывам или перемычкам. В микростолбиковых выводах на основе сплава меди с оловом (Cu-Sn) олово может оказаться выдавленным наружу из-за разницы в высоте перемычек и «закоротить» их. В процессе эксплуатации более тонкие пластины могут деформироваться из-за разницы в КТР различных материалов, а также из-за их большей чувствительности к механическим нагрузкам.

Рис. 7. Примеры внутренних дефектов МУП: а) недостаточно заполнен канал МУП; б) МУП содержат микропустоты по осевому направлению и на дне

Хотя физические механизмы появления дефектов различны, неисправности в МУПсоединениях и в проводных соединениях проявляются одинаково: в виде обрывов, перемычек и/или неисправностей типа временных задержек. Это означает, что существует большой объем стандартных тест-векторов и алгоритмов их получения [31], которые могут быть использованы при тестировании. Имеются в виду алгоритм подсчета последовательностей (Counting Sequence Algorithm) [32], модифицированный алгоритм подсчета последовательности (Modified Counting Sequence Algorithm) [33] и комплементарный алгоритм тестирования (True/Complement Test Algorithm) [34]. Все они предназначены для обнаружения обрывов и перемычек и содержат небольшой набор цифровых тествекторов, который возрастает в логарифмической зависимости от числа соединений. В тестовых алгоритмах исходят из предположения, что имеется возможность полной управляемости всех входных соединений и полной наблюдаемости за всеми выходными соединениями, аналогично граничному сканированию в соответствии с JTAGстандартом IEEE 1149.1, механизмы которого встроены в ИС. В следующей части статьи мы обсудим это требование более подробно. Тестирование временных задержек МУПсоединений не представляет особой сложности и не занимает много времени, а лишь требует хорошей синхронизации между обоими чипами.

В описанных выше тестах исходят, вообще говоря, из предположения, что инфраструктура питания, заземления и синхросигналов на кристалле присутствует и исправна. Все чипы в структуре 3-МИС, кроме самого нижнего, получают питание, заземление и сигналы синхронизации также через МУП. Как правило, имеются несколько резервных МУП для подачи питания и заземления, поэтому такая структура менее чувствительна при отказе отдельных перемычек. С другой стороны, избыточность усложняет задачу поиска неисправных МУП для питания и заземления. Значительно проще найти неисправные МУП для синхросигналов, поскольку обрывы в них всегда приводят к весьма заметным результатам. n

Продолжение следует

Примечание. Список литературы можно скачать по ссылке — http://kit-e.ru/articles/References.pdf.

Список аббревиатур

ВСТ — встроенное самотестирование (Built-In Self-Test, BIST)
ЗИЧ — заведомо исправный чип (Known-Good Die, KGD)
ЗИK — заведомо исправный корпус (Known-Good Stack, KGS)
КнК — корпус на корпусе (Package-on-Package, PoP)
КТР — коэффициент температурного расширения
МУП — межуровневая перемычка (Through-Silicon Via, TSV)
МИС — многокристальный корпус ИС (Multi-Chip Package, MCP)
МТД — механизм тестового доступа (Test Access Module, ТАМ)
3-МИС — трехмерная многоуровневая ИС (3D Stacked IC, 3D-SIC)
СнК — система-на-кристалле (System-on-Chip, SoC)
СКИС — система в корпусе ИС (System-in-Package, SiP)
СКП — тестирование с сокращенным числом контактных площадок (Reduced Pad-Count Testing, RPCT)
СТВ — сжатие тестовых векторов (Test Data Compression, TDC)
ТП — тестопригодное проектирование (Design-For-Testability, DFT)
IP (Intellectual Property) — интеллектуальная собственность

Примечание. Хорошо известные и устоявшиеся сокращения в данный список не вошли.

1 FEOL — операции, выполняемые на полупроводниковой пластине в процессе производства чипа до первой металлизации.

2 ВEOL — операции, выполняемые на полупроводниковой пластине в процессе производства чипа после первой металлизации.

Скачать статью в формате PDF  Скачать статью Компоненты и технологии PDF

 


Другие статьи по данной теме:

Сообщить об ошибке