Подписка на новости

Опрос

Нужны ли комментарии к статьям? Комментировали бы вы?

Реклама

 

JTAG тестирование

Данная колонка Ами Городецкого публикуется ежемесячно, представляя собой краткие обзоры отдельных аспектов структурного тестирования и тестопригодного проектирования электронных схем и узлов.

   
 Об авторе: Ами Городецкий, к. т. н., технический директор компании JTAG.TECT, имеет более чем 30-летний опыт успешных разработок  стратегий тестирования электронных схем.  Область  научных интересов, преподавательской и инженерной деятельности охватывает методологии  тестопригодного проектирования (DFT) и  технологии  граничного сканирования JTAG (IEEE 1149.1, 1149.4, 1149.6, 1149.7, 1532, 1500, P1581).

  amigo@jtag-test.ru

 

 

 

 

 

 

 

Статьи по JTAG:

Тестопригодность системы индикации и запуска верхнего уровня электромагнитного калориметра компактного мюонного соленоида , (Компоненты и технологии №1'2013)

В статье описаны результаты работы, которую проделала группа из Политехнического института в Лиссабоне (INESC) в сотрудничестве с Европейским советом по ядерным исследованиям (Conseil Européen pour la Recherche Nucléaire, CERN) для улучшения тестопригодности системы индикации и запуска верхнего уровня (СИЗВУ) электромагнитного калориметра компактного мюонного соленоида.

Как изучать технологии JTAG? , (Компоненты и технологии №12'2012)

Цифровая технология граничного сканирования Boundary-Scan, описываемая стандартом IEEE 1149.1 (или JTAG, это синонимы), на протяжении многих лет успела утвердить себя как незаменимый инструмент при тестировании устройств c ограниченным доступом к выводам интегральных микросхем (ИС). Широкое применение многослойных печатных плат (ПП) с ИС в корпусах, изготовленных по микроминиатюрным технологиям (BGA, COB, QFP и т. п.), дало новый мощный импульс развитию и повсеместному применению этих технологий.

Стратегии тестирования для производства завтрашнего дня, (Компоненты и технологии №11'2012)

Традиционно при производстве электронных изделий автоматизированное тестирование означает применение внутрисхемных (ICT), либо JTAG, либо функциональных методов. Менеджеры на производстве электроники зачастую относятся к тестированию как к мало чего стоящей добавке, несмотря на то, что эффективный тест всегда «отделяет» исправное изделие от неисправного, в значительной степени минимизируя риск поставки дефектного продукта конечному пользователю. Между тем верное размещение подходящего тестового оборудования в правильных местах производственной линии способно привести к быстрому и эффективному обнаружению неисправностей с хорошим тестовым покрытием при сравнительно невысоких расходах.

Использование метода буферных цепей при тестопригодном проектировании JTAG-структур , (Компоненты и технологии №10'2012)

Граничное сканирование (JTAG) — давно и хорошо известный стандарт тестопригодного проектирования (IEEE 1149.1 Std), в котором используются регистры граничного сканирования, находящиеся между внешними контактами схемы и внутренней логикой чипа. В статье для тестопригодного проектирования и тестирования предлагается новый метод буферной цепи (МБЦ). Преимущества этого метода следующие: его легко реализовать при помощи существующих аппаратных средств фирмы Samsung; он эффективен для решения проблем post-layout на этапе pre-layout и сокращает время полного цикла разработки и тестирования JTAG-структур.

Семь подводных камней: Wind River в помощь отладчику , (Компоненты и технологии №10'2012)

Десятилетиями в вопросах увеличения производительности ПО разработчики полагались на миниатюризацию, повышение тактовых частот и архитектурные улучшения одноядерных процессоров. Однако многоядерные процессоры предоставляют больше функциональности при меньших габаритах и рассеивают меньшую мощность. Для производителей встраиваемых приложений эти свойства являются весьма значимыми. Выигрыш от применения многоядерных архитектур на фоне традиционных одноядерных решений становится все более ощутимым. По прогнозам компании VDC Research, сделанным в 2010 г., в настоящий момент 61% разработчиков должны были бы использовать в своих проектах многопроцессорные и/или многоядерные архитектуры. Однако повторный опрос, проведенный в 2011 г., позволил компании уточнить эти цифры до 73%.

РСМ-память на основе фазового перехода , (Компоненты и технологии №9'2012)

Общепризнанная тенденция развития современных микросхем памяти заключается, по всей видимости, в том, что так называемая память PCM (Phase Change Memory), или память на основе фазового перехода, в самом скором будущем полностью сменит (или уже сменила) флэш-память NOR и NAND.

Введение в технологию IEEE Std. 1581 тестирования ЗУ., (Компоненты и технологии №8'2012)

Часть 2

В предыдущей колонке мы начали обзор технологии IEEE 1581, в значительной степени опираясь на статью Ehrenberg H., Russell B. "A Standardized Test Access Methodology for Memory". Связано это с очень небольшим доступным числом источников по данной теме, в то время как авторы статьи являются основными разработчиками стандарта.

Метод тестирования печатных плат, основанный на обнаружении граничных результатов измерений , (Компоненты и технологии №8'2012)

Емкостные измерения методом CLT получили известность как эффектив-ный метод обнаружения неисправностей в печатных платах (ПП). Точность таких измерений зависит, однако, от точности установки механических частей на время измерений, а также от величин допусков электрических параметров тестируемых компонентов. Это затрудняет использование методов диагностики, основанных на пороговых значениях емкостей. В статье предлагается новаторский подход к тестированию, основанный на обнаружении таких ПП, характеристики которых отличаются от средних значений. Этот подход основывается на известном методе анализа основных компонентов (АО К, Principal Сomponents Аnalysis, PCA) и использует некий набор измерений емкостей отдельных разъемов или монтажных разъемов ИС на комплексной основе для устранения влияния погрешностей измерения и допусков параметров компонентов, присущих этому методу. Авторы оценивают эффективность предложенного метода на при-мерах трех различных типов ПП, а также рассматривают несколько вариантов усовершенствования предлагаемой методики с целью повышения ее разрешающей способности.

Введение в технологию IEEE Std. 1581 тестирования ЗУ. , (Компоненты и технологии №7'2012)

Часть 1.
В моей колонке двухгодичной давности уже вкратце упоминалась своеобразная технология тестирования микросхем памяти IEEE 1581, прежде всего SDRAM, в разработке которой принял участие целый ряд весьма серьезных компаний. Поскольку в июне 2011 года эта технология была наконец принята международным сообществом в качестве официального стандарта, мне показалось своевременным посвятить пару колонок журнала введению в эту примечательную и многообещающую технологию тестирования.

Как выбрать свою технологию граничного сканирования?, (Компоненты и технологии №3'2012)

Со времени своего официального выхода в свет в виде стандарта IEEE 1149.1 в 1990 году технология граничного сканирования (известная также как JTAG, или Boundary Scan) развилась в одну из наиболее известных технологий тестирования. Активная динамика разработок в области тестирования вызвана их огромной практической востребованностью в самых разнообразных областях электроники, что обуславливает непрерывное появление новых стандартов института IEEE, призванных поддержать эти разработки. В статье анализируется текущее состояние технологии граничного сканирования, приводятся современные решения по использованию этой технологии, дается обзор новых технологий, базирующихся на принципах JTAG, и прогноз их развития.

Тестирование ICT: векторное или безвекторное?, (Компоненты и технологии №11'2011)

Несмотря на мое намерение прервать на некоторое время обсуждение разнообразных сторон тестирования ICT, я все же решил посвятить эту колонку одному из таких аспектов. Дело в том, что в августовском номере журнала Evaluation Engineering я прочел статью двух ведущих специалистов по ICT-тестированию фирмы Teradyne — Алана Альби и Майкла Смита (Alan Albee, Michael J. Smith). И это навело меня на мысль еще раз остановиться на сравнении характеристик векторных и безвекторных методов ICT-тестирования.

Два подхода к тестированию кластеров в технологии периферийного сканирования, (Компоненты и технологии №10'2011)

Технология периферийного (граничного) сканирования позволяет нам независимо от функций ядра соответствующей микросхемы управлять ее выводами, используя всем известный интерфейс JTAG. Сам интерфейс и архитектура периферийного сканирования (дополнительные тестовые регистры) закреплены в стандарте IEEE 1149.1, и, соответственно, если микросхема поддерживает данный стандарт, то у нас есть отличная возможность «заглянуть» в недоступные области собранного печатного цифрового узла без необходимости применять измерительное оборудование, такое как мультиметр, осциллограф или логический анализатор. Все эти приборы требуют физического доступа к цепям или выводам платы, а периферийное сканирование использует встроенные тестовые ячейки, назначенные для большинства функциональных выводов ИМС. На сегодня десятки тысяч процессоров, ПЛИС, контроллеров и СБИС различного назначения поддерживают стандарт IEEE 1149.1. При этом существует не только возможность тестировать связи между компонентами с поддержкой периферийного сканирования, но и при помощи вышеупомянутых ячеек получить доступ к функциональной логике, окружающей эти компоненты.

Снова о внутрисхемном тестировании ICT. Часть 3, (Компоненты и технологии №9'2011)

Окончание. Начало в № 7`2011

В нескольких предыдущих номерах журнала в нашей колонке обсуждались различные аспекты применения внутрисхемного тестирования, или ICT, заслуженно обладающего популярностью уже весьма длительное время. Сейчас в промышленности России, связанной с монтажом печатных плат, отмечен значительный всплеск интереса к такому тестированию. В этой колонке мы на время завершим обсуждение внутрисхемного тестирования с тем, чтобы вскоре вернуться к нему снова.

Трехконтактный тест — это реально!, (Компоненты и технологии №9'2011)

Широко распространенные в настоящее время процессоры обработки видеосигналов имеют всего три стандартных цифровых контакта на корпусе микросхемы. Всего несколько лет назад те, кто искал решения, каким образом построить производственный структурный тест для подобных сложных СБИС, могли довольствоваться ответами типа «это невозможно» или «сделай сам». Компания STMicroelectronics (STM) тоже столкнулась с подобной проблемой, и для ее решения были мобилизованы значительные внутренние ресурсы, а также ресурсы партнеров компании. В статье говорится о достижениях компании STM, которая смогла добиться в этой области впечатляющего прогресса, снизив стоимость теста и накладные расходы на единицу площади кремния, улучшив дизайн и оптимизировав производственные процессы и т. д. За три года компания усовершенствовала тестопригодность и улучшила тестовые характеристики для всего диапазона выпускаемых датчиков с оптическим зумом от 25× до 30×. Сейчас, когда решение найдено и реализовано на производстве, нам хотелось бы обсудить перспективы тестового сканирования с использованием всего трех контактов.

Диагностика неисправностей встроенных ПЗУ, (Компоненты и технологии №8'2011)

В статье представлена схема со встроенной структурой самотестирования (ВСТ), предназначенной для диагностики неисправностей, которая может быть использована для обнаружения постоянных и не зависящих от адресации неисправностей во встроенных ПЗУ. О писанный подход состоит из простой последовательности тестов, не требующей интенсивного взаимодействия между контроллером ВСТ и аппаратурой тестирования. Предлагаемая схема основана на разделении строк и столбцов в массиве памяти с помощью недорогой логической тестовой схемы. Схема разработана для тестирования ИС памяти на их рабочих частотах и позволяет обнаруживать неисправности, связанные с параметрами времени.

Снова о внутрисхемном тестировании ICT. Часть 2, (Компоненты и технологии №8'2011)

В предыдущем номере журнала мы начали обсуждать различные аспекты применения внутрисхемного тестирования (ICT), популярность которого остается относительно постоянной на протяжении длительного времени. В нынешней и последующей колонках обсуждение будет продолжено с тем, чтобы всесторонне обрисовать применение этой методики тестирования.

Снова о внутрисхемном тестировании ICT. Часть 1, (Компоненты и технологии №7'2011)

Внутрисхемное тестирование, или ICT, в течение очень длительного времени, примерно с 1980-х годов, лидирует как универсальный инструмент структурного тестирования ПП по результатам их монтажа.

Внутрисхемное программирование и JTAG-цепочки, (Компоненты и технологии №6'2011)

Многие инженеры и техники, лишь понаслышке знающие о технологии JTAG и тестировании на ее основе, тем не менее постоянно сталкиваются с JTAG-протоколом при выполнении вполне рутинных операций внутрисхемного программирования (или конфигурирования) ПЛИС и FPGA.

Система JTAG-тестирования onTAP, (Компоненты и технологии №5'2011)

Этот номер журнала планируется к выходу накануне выставки «ЭкспоЭлектроника-2011», в рамках которой я буду проводить семинар и мастеркласс «Технологии тестирования JTAG и тестопригодное проектирование», поэтому в этот раз я решил посвятить колонку обзору некоторых отличительных особенностей системы JTAG-тестирования onTAP фирмы Flynn Systems, вызывающей значительный интерес у российских пользователей.

FPGA и ПЛИС в JTAG-тестировании, (Компоненты и технологии №4'2011)

Разработка и прогон JTAG-тестов межэлементных связей для схем, содержащих современные FPGA и ПЛиС, отличаются рядом особенностей, которые следует принимать во внимание уже на этапе разработки таких тестов, а иногда — даже на этапе разработки самих схем. Эти особенности связаны с отличиями в JTAG-структуре этих компонент до и после их конфигурирования.

Цифровое тестирование на основе стандарта IEEE 1445, (Компоненты и технологии №4'2011)

В статье описано, каким образом файлы в формате обмена данными для цифровых тестов (ФДЦТ), полученные из программы моделирования LASAR компании Teradyne, могут быть использованы при работе с современными цифровыми программно-аппаратными средствами для обеспечения надежной стратегии поддержки уже имеющихся тест-векторов из старых программ тестирования, таких как тесты «прошел – не прошел», тестирование с направляемым щупом и тестирование с помощью так называемых словарей неисправностей. Эту методологию можно широко применять для множества приложений, ранее разработанных на цифровых тестовых платформах GenRad 1795/1796/2225/2235/2750, Hewlett Packard DTS-70, Teradyne L200/L300 и Schlumberger 790.

Тестирование трехмерных чипов, содержащих межуровневые перемычки. Часть 2, (Компоненты и технологии №3'2011)

Современная миниатюризация ИС и эксплуатационные требования к ним обуславливают широкое применение микросхем с высокой степенью интеграции, таких как основанные на использовании межуровневых перемычек (МУП) трехмерные многоуровневые ИС (3-МИС). В статье дан краткий обзор основных стадий их производства. Вследствие высокой плотности упаковки и ограниченного физического доступа тестирование подобных 3-МИС представляет собой весьма сложную и дорогостоящую процедуру. В работе описаны алгоритмы тестирования на уровне силиконовых пластин и корпусов ИС, а также возможные проблемы, связанные с объемом тестирования и доступом тестовых зондов к силиконовой пластине. Рассмотрена также тестопригодная схемная структура чипов 3-МИС.

Техническая диагностика цифровых устройств, (Компоненты и технологии №3'2011)

Планируется, что нынешний номер журнала выйдет к выставке «Неразрушающий контроль и техническая диагностика в промышленности». Поэтому мне показалось своевременным посвятить колонку этого номе ра несколько позабытым в российской электронике аспектам неразру шающего контроля и технической диагностики, для начала — цифровых устройств.

Взаимосвязь стандартов тестирования IEEE P1687 и IEEE 1149.7, (Компоненты и технологии №2'2011)

Две колонки нашего раздела [1, 2] уже были посвящены различным аспектам ожидаемого в скором времени стандарта тестопригодного проектирования IEEE P1687, а в [3] мы впервые вкратце рассмотрели недавно вышедший JTAG-стандарт IEEE 1149.7. В нынешней колонке мне представляется своевременным обратить внимание читателей на тесные взаимосвязи и общее будущее применения этих двух стандартов.

Тестирование трехмерных чипов, содержащих межуровневые перемычки. Часть 1, (Компоненты и технологии №2'2011)

Современная миниатюризация ИС и эксплуатационные требования к ним обуславливают широкое применение микросхем с высокой степенью интеграции, таких как основанные на использовании межуровневых перемычек (МУП) трехмерные многоуровневые ИС (3-МИС). В статье дан краткий обзор основных стадий их производства. Вследствие высокой плотности упаковки и ограниченного физического доступа тестирование подобных 3-МИС представляет собой весьма сложную и дорогостоящую процедуру. В работе описаны алгоритмы тестирования на уровне силиконовых пластин и корпусов ИС, а также возможные проблемы, связанные с объемом тестирования и доступом тестовых зондов к силиконовой пластине. Рассмотрена также тестопригодная схемная структура чипов 3-МИС.

Кому понадобится новый стандарт IEEE 1687?, (Компоненты и технологии №1'2011)

Разработка нового JTAG-стандарта IEEE 1687, обсуждение которого мы начали в июльской колонке этой рубрики, близится к завершению. Альфред Крауч (Al Crouch), сопредседатель комитета IEEE P1687, занимающегося разработкой этого стандарта, полагает, что его ратификация состоится в III квартале 2011 года. По словам Крауча [1], рабочая группа комитета практически завершила разработку трех основных частей стандарта: архитектурных правил построения структур, определяемых стандартом, языка описания связей между отдельными инструментами (Instrument Connectivity Language, ICL) и языка описания тестовых векторов и процедур (Procedural Description Language, PDL).

Дистанционное JTAG-тестирование, (Компоненты и технологии №12'2010)

Тестирование с применением технологий JTAG проводится, как правило, исключительно на тестовых стендах, предполагающих размещение JTAG-контроллера и управляющего компьютера с соответствующим программным обеспечением невдалеке от тестируемых узлов.

Применение осциллографов для визуализации протокола JTAG, (Компоненты и технологии №11'2010)

Один из самых распространенных в исследовательских лабораториях приборов — осциллограф. Он может с успехом применяться для визуализации сигналов в цепях JTAG.

Материалы международной конференции по тестированию электроники ITC-2009. Часть 3, (Компоненты и технологии №10'2010)

В этом номере журнала мы завершим (просто нельзя объять почти необъятное…) обсуждение обзора применения технологий JTAG, который провели Филипп Гейгер (Philip Geiger) из Dell и Стив Буткович (Steve Butkovich) из Cisco, начатое в предыдущих номерах журнала.

Материалы международной конференции по тестированию электроники ITC-2009. Часть 2, (Компоненты и технологии №9'2010)

В этом номере журнала мы продолжим, а в следующем — завершим рассмотрение наиболее интересных для тематики нашей колонки материалов 40-й конференции ITC-2009, прошедшей 3–5 ноября прошлого года в Остине (Техас, США). Одним из докладов в разделе Boundary-Scan, вызвавшим значительный резонанс, был обзор применения технологий JTAG, выполненный Филиппом Гейгером (Philip Geiger) из Dell и Стивом Бутковичем (Steve Butkovich) из Cisco в рамках международной организации iNEMI (International Electronics Manufacturing Initiative).

Материалы международной конференции по тестированию электроники ITC-2009. Часть 1 , (Компоненты и технологии №8'2010)

Ежегодные международные конференции по тестированию электроники (International Test Conference, ITC) — это всегда знаковое событие для тест-инженеров всего мира. За последние годы такие конференции эволюционировали в своего рода регулярные форумы специалистов, бизнесменов тест-индустрии и ведущих профессионалов в тестировании и тестопригодном проектировании, а темы, задаваемые этими форумами, определяют основные направления разработок в тестировании электроники на длительный период времени.

Стандарт тестопригодного проектирования IEEE P1687, (Компоненты и технологии №7'2010)

Впервые о разработке нового JTAG-стандарта IEEE Р1687, который обещает стать, в сущности, первым стандартом тестопригодного проектирования (DFT), было упомянуто в начальной колонке рубрики «JTAG-тестирование» в [КиТ. 2009. № 2] более года назад, где на рис. 1 была приведена схема взрывообразного развития технологий JTAG-тестирования, а вкратце рассказано об этом стандарте в [КиТ. 2009. № 3]. Разработка Р1687 еще не окончена, так что буква Р (preliminary) в его номере означает, что это пока лишь предварительная версия, а не официальный стандарт.

Новейший стандарт JTAG-тестирования: IEEE P1149.8.1, (Компоненты и технологии №6'2010)

Недавняя публикация нового JTAG-стандарта IEEE 1149.7 и его формальное принятие международным тестовым сообществом — все это стало очередным этапом в целом ряду разрабатываемых и готовящихся к выходу в свет новых стандартов JTAG-тестирования, таких как IEEE Р1581, IEEE P1149.8.1, IEEE Р1687. В сущности — это новые технологии тестирования.

Прожиг флэш-памяти в протоколе JTAG , (Компоненты и технологии №5'2010)

Одним из наиболее популярных нетестовых применений технологии JTAG является прожиг микросхем флэш-памяти, используемый сегодня повсеместно.

Новый JTAG-стандарт IEEE 1149.7, (Компоненты и технологии №4'2010)

Событием февраля нынешнего года в мире тестирования стала формальная публикация международным институтом IEEE нового JTAG-стандарта, который отныне будет известен под именем 1149.7, или просто «точка-7».

Тестирование компонент памяти в технологии JTAG. Часть 2, (Компоненты и технологии №3'2010)

Нынешняя колонка завершает тему, начатую в предыдущем номере. В ней продолжено рассмотрение современных и перспективных аспектов JTAG-тестирования компонент памяти (ЗУ), применяемого для проверки исправности их монтажа на ПП.

Тестирование компонент памяти в технологии JTAG. Часть 1, (Компоненты и технологии №2'2010)

Несмотря на то, что JTAG-тестирование разнообразных компонент памяти (ЗУ) давно и со значительным успехом применяется для проверки исправности их монтажа на ПП, взрывообразно расширяющийся и обновляющийся спектр компонент ЗУ, их типов и технологий доставляет множество хлопот тест-инженеру, поскольку любые такие новшества неизбежно обусловливают те или иные нюансы при разработке JTAG-теста, и как правило — в сторону усложнения. Актуальность этой темы не утрачивается с течением времени, поэтому данную и несколько последующих колонок я посвящу рассмотрению некоторых важных аспектов JTAG-тестирования компонент памяти.

JTAG-тестирование кластеров, (Компоненты и технологии №1'2010)

В течение года, прошедшего после публикации в [ПЭ. 2008. № 7] статьи о построении кластерных JTAG-тестов, автор получал просьбы от читателей дополнить эту важную тему некоторыми актуальными примерами. Как известно, задачи построения кластерных JTAG-тестов обычно распадаются на две: схемное обеспечение структуры тестируемого кластера и построение собственно теста.

Покрытие неисправностей и полнота JTAG-тестирования, (Компоненты и технологии №11'2009)

Одним из параметров качества и приемлемости любого теста, в частности JTAG-теста, является полнота покрытия им дефектов, в численной форме описывающая, насколько данный тест хорош. Вкратце эта тема уже была затронута в [ПЭ. 2007. № 8], где отмечалось, что среди важнейших факторов, влияющих на получение JTAG-теста с тем или иным уровнем покрытия, — особенности топологии тестируемой схемы. Здесь мы рассмотрим основные схемные конфигурации, содержащие как ИС JTAG, так и ИС, не содержащие структур JTAG (не-JTAG), с точки зрения полноты покрытия неисправностей в них, начав с некоторых неформальных определений.

Аспекты тестопригодности в файлах BSDL, (Компоненты и технологии №9'2009)

Разработчики схем, перед которыми возникает задача тестопригодного проектирования (DFT) для JTAG граничного сканирования, нередко испытывают затруднения в связи с некоторыми аспектами этой проблемы, определяемыми файлами BSDL.

Функциональное тестирование и эмуляция средствами граничного сканирования (JTAG), (Компоненты и технологии №7'2009)

Мне часто приходится слышать следующий вопрос: «Можно ли выполнять функциональное тестирование средствами граничного сканирования JTAG?» В июльской колонке мы поговорим именно об этом, поскольку эмуляция в протоколе JTAG в последнее время получила значительное распространение как основа для структурно-функционального тестирования.

JTAG на системном уровне и тестирование кросс-плат, (Компоненты и технологии №6'2009)

Большую часть изделий электроники можно рассматривать как системы, содержащие кросс-платы или соединительные кабели. Даже если каждая из составляющих систему печатных плат проверена индивидуально, система в целом может оказаться неработоспособной, что часто бывает следствием дефектов сборки. Технология граничного сканирования (JTAG) представляет собой весьма эффективный инструмент для обнаружения и диагностики неисправностей такого рода. К ним, в частности, относятся обрывы и короткие замыкания в разъемах кросс-плат, отсутствие отдельных печатных плат или монтаж не тех плат, которые требуются. Разумеется, функциональный тест в состоянии обнаружить отклонения системы от исправного функционирования, однако диагностика места и характера неисправности может оказаться весьма емкой по времени и/или требующей высокой квалификации (и, соответственно, оплаты) тест-инженера.

Стратегия тестирования: нужен ли нам JTAG? (Как убедить начальника), (Компоненты и технологии №5'2009)

На нано-семинарах по тестопригодному проектированию (DFT) и технологии граничного сканирования (JTAG), проводившихся в апреле на выставке «ЭкспоЭлектроника», я неоднократно получал от слушателей одну и ту же просьбу: дайте в систематизированном виде перечень доводов, которые можно использовать для убеждения начальника в том, что тестирование в технологии JTAG нам необходимо. Необходимость убеждать начальников уже, вероятно, назрела, что выглядит весьма обнадеживающе, поэтому я с готовностью откликаюсь на эти просьбы. Эта колонка будет посвящена обзору построения стратегий тестирования плат и узлов, использующих разнообразные подходы к тестированию и взаимосвязи между ними.

Неисправность монтажа BGA.
Что делать? (Апрельские тезисы)
, (Компоненты и технологии №4'2009)

Тестирование в технологии граничного сканирования JTAG обуславливает высокий уровень разрешения при диагностике неисправностей печатных плат, существенно понижая вероятность ошибочного демонтажа исправной интегральной схемы BGA.

Встроенные инструменты тестирования, (Компоненты и технологии №3'2009)

Краткий обзор основных тенденций в применении встроенных инструментов тестирования и предпосылки разработки нового стандарта JTAG (IEEE P1687). Для отладки схем, подтверждения правильности их функционирования, поиска и диагностики неисправностей в современной электронике давно и широко применяется традиционная контрольно-измерительная приборы — осциллографы и логические анализаторы. Зондирование щупами этих измерительных приборов электронных устройств любого уровня — от интегральных схем до систем — на протяжении весьма длительного периода времени давало вполне приемлемые результаты. Следует, однако, отметить, что возрастание сложности схем и частот, на которых они работают, в геометрической прогрессии, наряду с одновременным и неуклонным сокращением размеров интегральных схем и уплотнением монтажа с обеих сторон многослойных печатных плат вызывают все более значительные сложности при физическом зондировании щупами контрольно-измерительных приборов. Действительным вызовом для новых поколений контрольно-измерительных приборов могла бы стать возможность наблюдения сигналов непосредственно в самом функциональном ядре интегральных схем, когда средства тестирования встраиваются в это ядро или размещаются между ним и контактами ввода/вывода (КВВ) на самом кристалле интегральной схемы. Такое встраивание инструментов тестирования в сложные СБИС является сегодня новой и весьма востребованной тенденцией электронной промышленности.

Тестирование и тестопригодное проектирование, (Компоненты и технологии №2'2009)

Новая колонка, которая впервые появляется в этом номере журнала, будет публиковаться ежемесячно, представляя собой краткие обзоры отдельных аспектов JTAG структурного тестирования и тестопригодного проектирования печатных плат, электронных схем и узлов.